请问DC综合时多时钟约束怎么做？

xingerzh · 发表于 2023-6-15 13:40:44

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本人小白。。设计中有两个异步时钟，他们之间的数据交互用了一个异步的FIFO，我查到综合时可以用set clock group让两个clock之间相当于set false path，但是如何让两个时钟对应的电路知道他们应该用哪个时钟呢？约束又该怎么写呢

mgc455 · 发表于 2023-6-15 16:50:12

在create clk的时候把两个时钟都定义出来，工具会自动把这两个时钟驱动的寄存器认为不需要分析时序。

拾冠 · 发表于 2023-6-15 17:27:37

你的问题本身很奇怪，异步fifo隔开两个时钟域本身就是跨时钟域处理的操作，约束在ip核中自带。使用设置时钟组会覆盖这个自带的约束，是错误的做法。

xingerzh · 发表于 2023-6-16 22:05:13

mgc455 发表于 2023-6-15 16:50
在create clk的时候把两个时钟都定义出来，工具会自动把这两个时钟驱动的寄存器认为不需要分析时序。 ...

谢谢大佬

xingerzh · 发表于 2023-6-16 22:06:00

拾冠发表于 2023-6-15 17:27
你的问题本身很奇怪，异步fifo隔开两个时钟域本身就是跨时钟域处理的操作，约束在ip核中自带。使用设置时钟 ...

我的FIFO不是用的IP，是单独写的一个模块，不过您的回答我确实也长知识了，谢谢

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