GCNMOS工作的时候是以哪一电流为主？Ids 还是Inpn？

anlei111

GCNMOS工作的时候是以NMOS的开启电流为主还是寄生NPN的开启电流为主？

                               
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fei_SH

这个完全取决于您的设计。
这种架构可以电流可以全部是Ids，也可以完全是Inpn,也可以是两者成比例。
取决于设计和版图。

沐风彡

fei_SH 发表于 2023-6-6 11:37
这个完全取决于您的设计。
这种架构可以电流可以全部是Ids，也可以完全是Inpn,也可以是两者成比例。
取决于 ...

可不可以理解为器件的工作模式为先导通，后击穿开启寄生的npn。
如果尺寸足够大，器件开启可以完全将ESD电流泄放，那么该器件就不会击穿产生Inpn

fei_SH

沐风彡 发表于 2023-7-11 14:33
可不可以理解为器件的工作模式为先导通，后击穿开启寄生的npn。
如果尺寸足够大，器件开启可以完全将ESD ...

是的，先沟道导通，再开启NPN。 设计的沟道电流足够大，就不需要等NPN开启了。或者沟道电流不够，就要等NPN来一起泄放。如果需要NPN开启，就需要按照ESD rule layout。

沐风彡

fei_SH 发表于 2023-7-12 15:28
是的，先沟道导通，再开启NPN。 设计的沟道电流足够大，就不需要等NPN开启了。或者沟道电流不够，就要等N ...

明白了，感谢大佬

沐风彡

fei_SH 发表于 2023-7-12 15:28
是的，先沟道导通，再开启NPN。 设计的沟道电流足够大，就不需要等NPN开启了。或者沟道电流不够，就要等N ...

有一个问题。相同的版图面积，使用ESD rule画出来GCNMOS的total width肯定是要比不使用ESD rule画出来GCNMOS的total width小的。所以，这个在设计的时候怎么考量呢？

fei_SH

沐风彡 发表于 2023-7-25 20:43
有一个问题。相同的版图面积，使用ESD rule画出来GCNMOS的total width肯定是要比不使用ESD rule画出来GCN ...

取决于你想要什么样的TLP特性。要结合应用条件，工作频率，看看需要哪种Vt1，Vh，Ih。
对大部分工艺来说，同样的面积，实现的ESD能力差不多的。
无非就是全沟道电流还是纯NPN电流，或者是部分沟道+NPN电流。
使用ESD rule画出来GCNMOS的total width肯定是要比不使用ESD rule画出来小，但是使用ESD rule的NMOS是有较大的NPN的电流的。无非就是加上了RC触发电路后，就没有明显的snapback了，提前会有小部分的沟道电流泄放，同时帮助NPN快速开启，更快速的进入NPN钳位泄流而已。

沐风彡

fei_SH 发表于 2023-7-26 09:28
取决于你想要什么样的TLP特性。要结合应用条件，工作频率，看看需要哪种Vt1，Vh，Ih。
对大部分工艺来说， ...

我的理解哈，
GCNMOS结构，相同的面积，如果使用ESD rule去画NMOS，虽然total width小了，但是poly栅所占的面积也小，同样的，D端的面积会大；

如果不使用ESD rule去画NMOS，虽然total width大，但是poly栅所占的面积也大，同样的，D端的面积会小。
ESD冲击施加在D端，D端的面积越大，功率密度就越小，器件越不容易burn out。
所以，我觉得用ESD rule去画NMOS有更好的耐ESD效果，如果有TLP数据对比一下，可以更好的验证一下，哈哈哈

fei_SH

沐风彡 发表于 2023-7-28 10:05
我的理解哈，
GCNMOS结构，相同的面积，如果使用ESD rule去画NMOS，虽然total width小了，但是poly栅所占 ...

是的。沟道总width和Drain端SAB宽度是相反的。

一个增大另外一个就变小了，沟道电流和NPN电流也随之变化。所以总体来说相同面积下能力差不多是一定的，layout不同电流比例不一样。
不过一般建议还是drian加宽一点更好，增加SAB可以保证NPN开启后不马上坏。有部分工艺normal rule的NMOS不具备NPN电流能力，一旦开启就坏，如果沟道设计的余量不够或者布局不够均匀，在沟道泄放过程中还是有可能导致部分NPN开启导致失效。

zygcd

不可能的，这个设计，时间上几乎不可能达到Ids的需求时间（200ns），所以，这个结构基本可以肯定ESD电流是Inpn。