问一个关于reset信号的问题

loon1204 · 发表于 2023-6-2 11:59:41

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模拟reset模块提供的输出是当电源从低到高的过程中 reset信号从低到一个上升沿到高

但在rtl程序中，都是
always @（negedge reset or posedge clk）
if（~reset）

reset信号就没有下降沿岂不是就没有reset 寄存器啦？

esbwong · 发表于 2023-6-2 12:02:24

behavioral simulation: 没有reset
gate level simulation: 看看寄存器reset是不是level trigger

loon1204 · 发表于 2023-6-2 12:08:32

esbwong 发表于 2023-6-2 12:02
behavioral simulation: 没有reset
gate level simulation: 看看寄存器reset是不是level trigger ...

你的意思是dc综合后可能就给搞成level reset啦

这个倒没注意等会去看看

esbwong · 发表于 2023-6-2 12:11:02

dc综合后可能会搞成level reset

gerry1812 · 发表于 2023-6-3 21:47:20

现在大部分reg cell都是只要有低电平就可以复位的，不需要negedge，可以看看你们foundry提供的cell真值表哈~

jy040208 · 发表于 2023-6-6 17:02:33

看了cell spec，找个DFFRPQA的cell，还真是；R pin低电平直接就复位了

devindang · 发表于 2023-6-7 09:29:48

jy040208 发表于 2023-6-6 17:02
看了cell spec，找个DFFRPQA的cell，还真是；R pin低电平直接就复位了

那 RTL 设计的敏感列表中还需要加 negedge 吗？

jy040208 · 发表于 2023-6-7 10:17:14

devindang 发表于 2023-6-7 09:29
那 RTL 设计的敏感列表中还需要加 negedge 吗？

加！因为大家都习惯这么写了吧。但xilinx的FPGA coding建议里说过不用加negedge rst_n；RTL角度看就是相当于同步复位

gerry1812 · 发表于 2023-6-17 17:46:42

devindang 发表于 2023-6-7 09:29
那 RTL 设计的敏感列表中还需要加 negedge 吗？

这是两个问题，加negedge主要是为了工作中途的异步复位，初始时的por复位低电平就可以的

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