set_input_delay，相对时钟具体指哪个？

lipoi

在一个待综合design中，input delay应设置为从时钟上升沿到数据到达之间的时间。这个时钟上升沿是指时钟源上升沿还是经过source delay的时钟上升沿还是经过source delay+network delay的时钟上升沿？

mgc455

就是相对你定义的时钟的上升沿的delay

lipoi

mgc455 发表于 2023-5-31 18:06
就是相对你定义的时钟的上升沿的delay

是的，定义的时钟就是指source latency后，本design端口的时钟。input delay就是指design的clk port上升沿后，要多久data到达design的data port。但是官方答案中，不仅减去了source latency还减去了network latency，感觉有问题。