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查看: 1181|回复: 8

[求助] 在跑LVS时报missing instance要怎么解决啊

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发表于 2023-5-21 22:52:52 | 显示全部楼层 |阅读模式

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其他错误都没有就是这个器件匹配出错,如果是连线出现错误那不应该会报net的错误吗,既然没报应该就不是连线出错吧.不是连线错误还能是什么错误呢,器件我都是直接从原理图导入的,为什么会不匹配呢。
CQ}TOZ5SDB4SNJN{WTWBHLN.png
52W5{SNU6H}XZ`C(}O7@K$X.png
J(9S{R(_}VFH`)`LI(T]DR2.png
R}{NVT~GJV$(`F@HOP6LWHK.png
发表于 2023-5-22 00:12:21 | 显示全部楼层
用calibre做LVS时,有一个LVS RECOGNIZE GATE的选项,里面有三个选项分别是ALL,SIMPLE,NONE
用最后一个选项NONE做LVS???
发表于 2023-5-22 09:09:37 | 显示全部楼层
LVS的器件错误如果使用XL导入没出错的话,是因为原来电路图中的晶体管在版图中出现了误连接现象,也就是晶体管的源极漏极或者栅极的端口连接不正确,所以在版图提取时产生了一个新的晶体管,无法与电路图中的晶体管相对应。解决办法,点开信息栏中双击高亮红色的元件名,从而在版图中定位这个管子,以便于查找相应的错误。
发表于 2023-5-22 09:24:46 | 显示全部楼层
三楼正解,大概率连线错误
二楼设为NONE没意义,ALL识别所有logic gate
发表于 2023-5-22 09:36:27 | 显示全部楼层


雷罡iclayout 发表于 2023-5-22 09:24
三楼正解,大概率连线错误
二楼设为NONE没意义,ALL识别所有logic gate


这个以前被坑过,没注意默认设置为none,结果tapeout了一个有逻辑错误的版图
发表于 2023-5-22 09:42:53 | 显示全部楼层
学习啦
发表于 2023-5-22 09:59:34 | 显示全部楼层
应该是连线错误:第一个报错是说layout有一个MOS电路里没有,第二个报错是说电路里有2个MOS版图里没有。第二幅图显示这两个MOS有4个pin。
看着像是2个串联的PMOS被并联了,认成了一个MOS,或是少了一个MOS。highlight到这个MOS,看下连线吧
发表于 2023-5-26 15:27:14 | 显示全部楼层
也有可能是版图上被你不小心覆盖了一层其他layer,导致没识别出管子,lvs里也报了property,也有可能是你管子的尺寸不对,如果尺寸是对的,那就极有可能就是线连出错导致的
 楼主| 发表于 2023-5-26 20:31:48 | 显示全部楼层
已解决谢谢啦
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