请问比较器什么结构可以设计成静态电流小40u以下，然后延时在20ns以内

150分的苗子

请问比较器什么结构可以设计成静态电流小40u以下，然后延时在20ns以内

DD_cebelas

什麼process, VDD range, input signal長怎麼樣?

continuous time comparator 非線性 ( dout = sign( Linverse(A(s) x vin(s) - Vth)) --> delay is function of input signal

要做output clamp, adaptive bias 之類的比較好做

最簡單的方法就是 preamp. current mirror OTA with cross-coupled pair loading, then mirror current 出來adaptive bias

我們在12nm 做 5uA Iq IO18 device delay < 5ns across all corners

kuxuanxinzai

楼主的这个诉求，限定因素太宽泛啦。。。


如果用纯动态的比较器，不在乎noise 和offset ，在22nm 工艺条件下，可以轻松做出一个静态电流几乎为0 ，延时小于100ps 的比较器来，哈哈~  是不是有点耍流氓

150分的苗子

kuxuanxinzai 发表于 2023-4-29 21:04
楼主的这个诉求，限定因素太宽泛啦。。。

这。。。。。如果不考虑噪声，失调电压小于1mv然后20ua的电流能什么结构可以达到延时时间小于20ns呢

kuxuanxinzai

150分的苗子 发表于 2023-4-30 16:25
这。。。。。如果不考虑噪声，失调电压小于1mv然后20ua的电流能什么结构可以达到延时时间小于20ns呢

一级pre-amp+auto-zero+第二级全动态regen latch

150分的苗子

kuxuanxinzai 发表于 2023-4-30 16:42
一级pre-amp+auto-zero+第二级全动态regen latch

谢谢大哥，请问这个比较器知识点在哪个课本中看到的比较详细一些

kuxuanxinzai

150分的苗子 发表于 2023-4-30 20:27
谢谢大哥，请问这个比较器知识点在哪个课本中看到的比较详细一些

willy sansen 的模拟集成电路设计精粹有，
斯坦福的EE315B 课程也有，其他很多paper 也可以找找

150分的苗子

kuxuanxinzai 发表于 2023-4-30 21:33
willy sansen 的模拟集成电路设计精粹有，
斯坦福的EE315B 课程也有，其他很多paper 也可以找找
...

谢谢，学习了