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[求助] 关于ams仿真

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发表于 2023-4-28 17:27:33 | 显示全部楼层 |阅读模式

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关于ams仿真的问题:使用verilog生成的function中嵌套了其他module,top.v调用了1.v和2.v,1.v中又嵌套了3.v,我把四个文件都生成了symbol,并且把top function的symbol接入电路,一开始仿真出现了unresolve,感觉是因为没有编译,于是在config界面中编译成功了,但是出现了以下error,感觉提示像是不能识别1.v和2.v的字符,但是应该不是语法错误,不知道是哪里缺少了什么配置???
 楼主| 发表于 2023-4-28 17:34:16 | 显示全部楼层
提示解析失败
微信图片_20230428172954.png
 楼主| 发表于 2023-4-28 17:35:47 | 显示全部楼层
config页面应该是配置好了的,四个文件都有,且都是function
微信图片_20230428173533.png
发表于 2023-4-28 19:12:21 | 显示全部楼层
这不是说verilog.v的语法错误嘛?
 楼主| 发表于 2023-5-4 11:19:36 | 显示全部楼层
不是语法错误。不知道为什么突然又好了……
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