LVS怎么屏蔽（忽略）电路中的单元

hyacinthTS · 发表于 2023-4-21 20:49:18

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电路中用来仿真的模块有数字模块，这个模块view只有verilog和symbol，然后调用了这个symbol到电路里仿真，版图中没有这个cell，跑LVS有什么方法来屏蔽这个cell吗，是直接跑不起lvs，提示Schematic export failed or was cancelled.Please consult the transcript in the viewer window已经试过这些方法（有可能操作问题，或者其他细节问题导致不成功），求大佬有什么技巧呢。
1、lvs box不行，好像只有版图和和电路同时存在才可以.（难道细节问题？）
2、在电路中添加 lvsIgnore property，不行，但是对其他有schematic这个view的可以，（难道是这个模块没有sch吗）
3、lvs filter可以忽略anolog lib里的，网上说忽略单元这样写的lvs box “cellname”。似乎也不行。
4、把单元shift delete，就是sch右键cell有个ignore，cell会有个叉叉，这样可以跑lvs，但是网表又不会提取这个cell，后仿又不方便前端又不想新建sch，把仿真cell弄到sch里真恼火。

843071455 · 发表于 2023-4-21 21:31:45

本帖最后由 843071455 于 2023-4-21 21:34 编辑

你只有symbol肯定不行，可以建个只有PIN的schematic,就是你进到这个空的原理图的block里就只能看到PIN，这样你应该就可以导出原理图了，而且你用lvs box时也是需要PIN的。

小浩然 · 发表于 2023-4-23 09:12:47

我选择copy另外一份电路在本地跑

powerboy711 · 发表于 2023-4-23 09:14:47

这种情况用lVS box比较简单，版图和电路有PIN即可

hyacinthTS · 发表于 2023-4-23 09:16:34

843071455 发表于 2023-4-21 21:31
你只有symbol肯定不行，可以建个只有PIN的schematic,就是你进到这个空的原理图的block里就只能看到PIN，这 ...

好的，谢谢，是要建一个空的sch才行，

hyacinthTS · 发表于 2023-4-23 09:18:18

小浩然发表于 2023-4-23 09:12
我选择copy另外一份电路在本地跑

就是很多小单元都是这种，每一层电路都要去，还有symbol要弄，调用也要改

XXHHJJ · 发表于 2023-4-23 09:33:43

首先电路上这个模块得打上pin，然后版图也得做个空cell里面有电路上对应的pin，就可以用lvs box了

hyacinthTS · 发表于 2023-4-23 09:46:10

843071455 发表于 2023-4-21 21:31
你只有symbol肯定不行，可以建个只有PIN的schematic,就是你进到这个空的原理图的block里就只能看到PIN，这 ...

根据symbol建一个空的电路只有pin的，然后就可以跑过了，那可以用lvs box来屏蔽吗，具体怎么用呢，好像他们说不用添加屏蔽单元的pin

hyacinthTS · 发表于 2023-4-23 09:48:24

powerboy711 发表于 2023-4-23 09:14
这种情况用lVS box比较简单，版图和电路有PIN即可

就是版图中只需要打pin，然后电路有pin就可以用lvs box 吗

hyacinthTS · 发表于 2023-4-23 09:53:44

XXHHJJ 发表于 2023-4-23 09:33
首先电路上这个模块得打上pin，然后版图也得做个空cell里面有电路上对应的pin，就可以用lvs box了 ...

这个电路必须要有对应的版图的cell吗，反正电路和版图cell都要有，pin对得上就可以用lvs box噶

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