system verilog 信号精度问题

czq1419

第一次用system verilog处理模拟输入的信号，问题是，发现sine wave的模拟信号进入module内部后，自动变成了阶梯状。而且仔细看，vinp并不是被采样了，而是信号电压的每个step幅度都一样，像是用有限位宽来量化这个模拟信号。关键是实在太粗糙了，一个step几百mV，这个step也不知道是由什么决定的。

想问一下system verilog处理模拟信号以什么依据来做自动量化，有什么办法在处理模拟信号时获得尽可能高的精度？

下面是module定义，以及仿真截图（用virtuoso中的ams simulator）

ericking0

也有可能是simvision的显示问题；
比较器实际输出可以反推出翻转点是否正常吗？
另外可以人为的弄一个时钟来对输入的real进行采样，看看有没有用；

BTW：这种东西还是verilog-ams更擅长，除了不能用纯数字环境以外，其他都是优点；

czq1419

ericking0 发表于 2023-4-16 09:42
也有可能是simvision的显示问题；
比较器实际输出可以反推出翻转点是否正常吗？
另外可以人为的弄一个时钟 ...

经过实验发现是和ConnectRule设定有关。默认设定的电压分辨率是Vsup/64，可以手动改精细。这样信号精度就提高了。
不过没完全搞清楚，有的地方分辨率设1uV也OK，但类似的另一个仿真，设到小于10mV就会报错。

ericking0

czq1419 发表于 2023-4-18 10:09
经过实验发现是和ConnectRule设定有关。默认设定的电压分辨率是Vsup/64，可以手动改精细。这样信号精度就 ...

IE只有在数模接口这里才有意义啊？
你的vinp这里接的是数字的real激励，还是一个模拟信号哦？