采样保持电路SNR

xj_666

xj_666 发表于 2023-4-13 19:45
zS这个是保证计算的时候输出结果覆盖全部的奈奎斯特频率，至于是否满足相干采样，是你电路和上边设置的问 ...

比如你采样开始的时间点应该位于保持相位的稳点，等等吧。

橙子皮不甜

xj_666 发表于 2023-4-13 18:52
计算之前，点击一下S按钮（window type下边那个），满足相干采样后使用矩形窗口就可以 ...

                               
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这个是输出的波形

gtfei

橙子皮不甜 发表于 2023-4-13 17:33
0Hz的时候在-47dB应该不是正常的是吗？

你是差分的，采样出来的东西不会引入DC共模，0Hz应该很低，至少在-80dB以下

gtfei

橙子皮不甜 发表于 2023-4-13 17:07
像我这个最高的是输入信号的频率，后面依次是奇数倍的谐波，应该没有频谱泄露吧，我的输入信号为77*fs/10 ...

按照你后面发的波形图，输入信号的一个周期在0.27us（3.76Mhz）左右和你的77*fs/1024差不多能对上。你的主频点应该是3.76Mhz，而你的频谱上其他的频点的幅度值还能比你的主频点幅度高挺多，泄露导致的可能性是有的，也有可能是电路设计问题导致。
先排除电路设计问题，直接对比输入输出差分信号看采样建立，你可以考虑把输入差分信号和输出差分信号叠在一个窗口里好好对比一下，放大看一下采样跟随状态下，输出差分信号能否正常跟随输入差分信号变化。
同时检查一下，你最后做fft时，fft的采样点都需要采到输出差分信号正常跟随建立的时间点上，不要把reset时刻的值采进去。

橙子皮不甜

gtfei 发表于 2023-4-14 09:57
按照你后面发的波形图，输入信号的一个周期在0.27us（3.76Mhz）左右和你的77*fs/1024差不多能对上。你的 ...

                               
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之前发的输入信号频率有错，这个是正确的，输入信号是3.76M，但是其他奇次谐波好大，我没明白为什么会这样。还有一个点是，在采样保持电路中，SNR除了与输出的采样信号的功率和噪声有关，还和其他有什么量有关吗？谐波大应该就是线性度不好，但是我的Bootstrap开关的ENOB有15bit，线性度应该是够的吧，还是哪里有线性度不好的地方呢，不知道从哪个地方入手，您能给点建议吗，谢谢。

橙子皮不甜

gtfei 发表于 2023-4-14 09:57
按照你后面发的波形图，输入信号的一个周期在0.27us（3.76Mhz）左右和你的77*fs/1024差不多能对上。你的 ...

输出差分信号可以跟随输入差分信号，我做fft的点是在保持稳定的时候做的。

gtfei

橙子皮不甜 发表于 2023-4-14 16:47
输出差分信号可以跟随输入差分信号，我做fft的点是在保持稳定的时候做的。
...

那就这样，提高FFT点数，根据我给的数据带进去跑一下，然后做频谱：
采样时钟fclk=10Mhz    输入信号fsin=fclk/4096*11（频率不要算出来给，直接公式带入VSIN中）     仿真时长t=420u
fft针对输出差分信号     fft起始时间   X（X找一个波形稳定的时刻）   结束时间    X+4096/10M      采样点数4096       会自动算出采样频率10Mhz      使用hanning窗
把输入输出差分信号（不要单端要差分）和频谱图以及SNR计算结果大图截下来看看

Alcinoos

楼主您好，我想请教一下采样保持电路都需要做哪些仿真，本科毕业设计做了ADC，现在只会瞬态和DC仿真，对频率域的没什么头绪

橙子皮不甜

gtfei 发表于 2023-4-14 17:31
那就这样，提高FFT点数，根据我给的数据带进去跑一下，然后做频谱：
采样时钟fclk=10Mhz    输入信号fsin ...

                               
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还是差不多的

橙子皮不甜

gtfei 发表于 2023-4-14 17:31
那就这样，提高FFT点数，根据我给的数据带进去跑一下，然后做频谱：
采样时钟fclk=10Mhz    输入信号fsin ...

我看了，还是差不多的，图在审核等会发出来，图中高出来的就是奇次谐波，还是之前问的问题，为什么谐波会那么大的？除了开关会导致线性问题，还有哪里会导致线性度的问题呢？这点是我现在不明白的