clock-gating

HOU_TX

                               
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在约束过程中,约束时钟，input,output ，没有用到set_clock_gating_style和 -gate_clock

问题1、

                               
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DC在综合过程中会认得出来这里是门控时钟吗？如果认得出来，下面为什么没有？

                               
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问题2：gclk

                               
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按照文档（STA时序分析,上图）这里的介绍，gclk 应该会被认为门控时钟。

问题3. DC综合时序分析可以report latch 的timing borrowing 信息吗？

jake

试一下改RTL。
先把gatingcnt的时钟从clka改成clkb。
再改一下pwmcnt书写风格。
always@(posedge clkb or negedge rst_n) begin
   if (!rst_n) begin
      pwmcnt <= 'b0;
   end
   else begin
      if (gating) begin
         pwmcnt <= pwmcnt + 1'b1;
      end
      else begin
         pwmcnt <= pwmcnt;
      end
   end
end
综合工具要设置一下，让工具infer clock gate

HOU_TX

jake 发表于 2023-4-12 10:44
试一下改RTL。
先把gatingcnt的时钟从clka改成clkb。
再改一下pwmcnt书写风格。

感谢前辈的回复，是这样的，我就是不想让DC 插入clock_gating ,（因为让DC插入，符合rtl风格的reg 才会插入。我的目的是这样，假如我的运用有很多功能的module,是在特定的条件下把整个module 的时钟关闭了，而不符合rtl clock gating 风格的代码的reg shi'z关闭）


就是为了验证DC会不好自动识别出来这里是不是用到clock_gating ,因为依照上图，个人理解，应该是会自动infer 出来。