v2lvs问题

新手上路哈哈哈

请教各位大佬，我用这个命令转换网表，出现这个警告，cdl里面什么也没有。不知道怎么回事。求各位大佬指教

maxiaopin

需要吃cdl的模型文件哦

新手上路哈哈哈

maxiaopin 发表于 2023-4-11 17:27
需要吃cdl的模型文件哦

standard cell的cdl文件不应该在我转换完后的.cdl里面include加进去吗

hmuing

新手上路哈哈哈 发表于 2023-4-12 15:38
standard cell的cdl文件不应该在我转换完后的.cdl里面include加进去吗

转换前也需要的，不然v2lvs怎么知道把.v文件按什么类型转换成cdl

cocoonqqq

看warning像是说你模块定义有问题呀

v2lvs -v *.v -o *.cdl ，转出来这个*.cdl再手工添加stdcell 的include，没有问题啊

所以是你本身verilog的问题吧。

新手上路哈哈哈

cocoonqqq 发表于 2023-4-13 14:59
看warning像是说你模块定义有问题呀

v2lvs -v *.v -o *.cdl ，转出来这个*.cdl再手工添加stdcell 的includ ...

verilog应该没问题，仿真没有错误

新手上路哈哈哈

hmuing 发表于 2023-4-13 08:39
转换前也需要的，不然v2lvs怎么知道把.v文件按什么类型转换成cdl

是应该这个命令吗v2lvs -v jst.v -s scc018v3ebcd_hs50_rvt.cdl -o jst.cdl。还是不行

画版图的小W

新手上路哈哈哈 发表于 2023-4-13 17:14
是应该这个命令吗v2lvs -v jst.v -s scc018v3ebcd_hs50_rvt.cdl -o jst.cdl。还是不行

你试一下把.v文件和标准单元的cdl文件指定绝对路径看看

hmuing

新手上路哈哈哈 发表于 2023-4-13 17:14
是应该这个命令吗v2lvs -v jst.v -s scc018v3ebcd_hs50_rvt.cdl -o jst.cdl。还是不行

-lsp不是-s