版图LVS中三极管不识别

Lcy_001 · 发表于 2023-4-11 16:14:13

powerboy711 发表于 2023-4-11 14:25
你有没有试过只跑一个vpnp，能识别么？

可以识别

level90 · 发表于 2023-4-11 16:26:11

BJT识别层问题？
或者和FE层有关，比对下pcell里（单个能识别）的所有层和BGR里的层是否有不一致看看吧

powerboy711 · 发表于 2023-4-11 16:49:53

Lcy_001 发表于 2023-4-11 16:14
可以识别

1:8的VPNP现在最外环是合并在一起的，分开不要合并

Lcy_001 · 发表于 2023-4-12 09:06:54

是DNW工艺要求不可以合并的吗，记得画SMIC的时候是可以合并的

825555056 · 发表于 2023-4-12 09:19:16

你看看是不是上面铺了一层例如TG之类的层次，导致三极管识别不到

Lcy_001 · 发表于 2023-4-12 09:43:01

level90 发表于 2023-4-11 16:26
BJT识别层问题？
或者和FE层有关，比对下pcell里（单个能识别）的所有层和BGR里的层是否有不一致看看吧 ...

我阅读了LVS RULE文件吗，发现有一个LVS-BJT的识别层，但是加了这个层次后还是不识别，显示missing instance

Lcy_001 · 发表于 2023-4-12 09:45:40

825555056 发表于 2023-4-12 09:19
你看看是不是上面铺了一层例如TG之类的层次，导致三极管识别不到

请问这个TG层次是？在哪里看呢（大佬见谅，我是初级选手）

level90 · 发表于 2023-4-13 11:26:43

Lcy_001 发表于 2023-4-12 09:43
我阅读了LVS RULE文件吗，发现有一个LVS-BJT的识别层，但是加了这个层次后还是不识别，显示missing insta ...

你看一下你那单个能过验证的BJT的识别层是怎么加的。多个的也同样加试试。
我至今接触过的带识别层的，会有各种不同覆盖范围的要求。有只加在E端diff就识别的，有需要把EBC都覆盖的。还有要把外围double ring都覆盖的。和rule中写法（or pcell）不一致就会不识别。
有工艺还存在pcell的bug，调用出来的识别层就没了，没有para option可以开启。在tech lib里看都好好的。

LAIgafa · 发表于 2023-12-20 09:53:11

请问当时是怎么解决的呢？

Andyou · 发表于 2024-1-25 17:56:00

有些层不能合并只能是一块一块的

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