数模混仿问题求助

Y__Y

使用模拟spice网表和数字RTL代码进行混仿仿真。利用use_verilog 命令想将spice中的某个IP替换为Verilog的行为模型。替换完后，参看仿真波形发现IP被替换为了Verilog的模型，但是IP与其它模块间原有的连线全自动断开了，导致IP电路输出和输入是悬空的。有没有大佬知道这是什么原因？
仿真工具： vcs , xa

mgc455

我看下来觉得有两种可能，第一个是端口名字不对应，但是我感觉概率应该不高，第二个是有没有写对应的数模接口转换约束 模拟到数字的用a2d，数字到模拟的用d2a，如果上面的都没问题的话，那我也不知道了，这样的话可以看看产生的log里面的warning可能会有一些线索。

Y__Y

mgc455 发表于 2023-4-6 22:26
我看下来觉得有两种可能，第一个是端口名字不对应，但是我感觉概率应该不高，第二个是有没有写对应的数模接 ...

感谢回复，设置部分没有问题。很奇怪，把之前跑的仿真缓存全部清理干净，再重新跑就可以了。

mgc455

mgc455 发表于 2023-4-6 22:26
我看下来觉得有两种可能，第一个是端口名字不对应，但是我感觉概率应该不高，第二个是有没有写对应的数模接 ...

这个我也遇到过差不多的，换了a2d的设置，还有ams的网表，都需要清一下缓存，否则仿真出来的就不对。