Delta Sigma ADC 积分器问题

加非猫

在对一个三阶delta sigma 调制器进行tran仿真时，观察到第一级积分器所采用的运放不同的话，积分器输出会有较大的差别，请问造成这种差距的主要原因是由于运放的哪个性能所造成的呢？两个运放中Amp1为简单五管+共源级，Amp2为一个折叠共源共栅+共源级。，另外还想请教一下性能测试时不带tran noise仿真的话能够达到20bit，考虑tran niose后降到了不到18bit，这种情况是正常的吗？感谢赐教！

Amp1

Amp2

Amp1_zoom

Amp2_zoom

Amp1_ac

Amp2_ac

加非猫

顶一下

xdf666

从你的描述看，第二种运放比第一种运放增益更大，可能与增益有关。建议用verilog-a形式的理想运放，改变运放增益试试看。
第二个问题，我觉得是正常的。

加非猫

xdf666 发表于 2023-4-6 19:03
从你的描述看，第二种运放比第一种运放增益更大，可能与增益有关。建议用verilog-a形式的理想运放，改变运 ...

感谢您的回复，关于整个调制器，我有用Matlab的simulink进行建模，可以利用它考虑积分器中有关于运放增益 摆率 带宽 噪声的影响，我尝试过降低这些因素，可具体都表现为频域上信噪比的降低或者谐波的增大，在时域上的我观察不出类似图上的这种区别

ExpectoPatronum

求助一下楼主，可不可以发一下你这个调制器参考的文献。最近也在做三阶DSM但是精度一直上不去

满嘴谗言

用Verilog-a看看gain,slew rate，应该都会有影响的

xdf666

加非猫 发表于 2023-4-6 19:15
感谢您的回复，关于整个调制器，我有用Matlab的simulink进行建模，可以利用它考虑积分器中有关于运放增 ...

那我也不懂了，我也只知道这些。

JerryLeaf

应该是输入寄生电容的影响

加非猫

感谢各位的回复，我最开始认为是时钟馈通的原因，但是把积分器的开关都换成理想的后，情况更加严重，这种情况只发生在电荷转移的过程中，我也有按照李福乐老师的讲义里搭建运放的理想模型，调整输入输出负载来观察，但还是没什么头绪。

钮祜禄寇

加非猫 发表于 2023-4-7 15:06
感谢各位的回复，我最开始认为是时钟馈通的原因，但是把积分器的开关都换成理想的后，情况更加严重，这种 ...

你理想开关的参数设置没问题吧，为啥换成理想开关情况会变严重捏