如何加快系统仿真速度

andyzpa

rt，芯片除了模拟部分还内置了一个20M的振荡器，结果TOP仿真起来非常慢，用hspice 多进程仿真也无效。我试着把20M振荡器拿掉，速度可以明显加快。请问还有什么解决办法吗？先谢了。

andyzpa

自己顶一下

david_reg

如果只是功能验证可以考虑试试如下办法：
用理想脉冲源或veriloga模块代替osc；如果其它电路只用到20MHz时钟分频后的频率，比如二分频后的10MHz，则直接用分频后的理想10MHz时钟代替osc与分频电路也可以加快速度；

ExpectoPatronum

可以单仿振荡器的tran输出波形，然后保存成vcsv文件，再仿TOP时把振荡器拿掉，用pwlf读取刚才的vcsv，这样组合仿真既可以有真实的振荡器输出，又可以加快速度。缺点是，你其他真实电路对振荡器的作用体现不出来。

ExpectoPatronum

不知道为什么回答没有显示出来，再写一遍
可以单仿振荡器的tran，将输出波形保存为vcsv文件；在仿TOP的时候把振荡器拿掉，用一个vpwlf读取刚才的vcsv文件代替；这样既可以用真实的振荡器波形参与TOP仿真，又可以提高你的仿真速度。
缺点是：无法在这个仿真中体现出其他电路部分对振荡器的输出产生的影响。

andyzpa

david_reg 发表于 2023-4-6 09:28
如果只是功能验证可以考虑试试如下办法：
用理想脉冲源或veriloga模块代替osc；如果其它电路只用到20MHz时 ...

谢谢，理想脉冲源试过，只要仍然是20MHz的信号，仿真速度就仍然很慢。用veriloga模块替代，是要用数模混合仿真吗？这个是不是得安装一些必要的软件？我之前没有操作过。

andyzpa

ExpectoPatronum 发表于 2023-4-6 12:19
不知道为什么回答没有显示出来，再写一遍
可以单仿振荡器的tran，将输出波形保存为vcsv文件；在仿TOP的时候 ...

谢谢，请问这个振荡器的输出如何接入其他模块，比如我要用振荡器作为另外模块的输入信号，时序上怎么和其他输入源同步呢？

ExpectoPatronum

andyzpa 发表于 2023-4-6 15:32
谢谢，请问这个振荡器的输出如何接入其他模块，比如我要用振荡器作为另外模块的输入信号，时序上怎么和其 ...

vpwlf的输出就是振荡器的输出，楼主可以先试试vpwlf，就能理解了。

ExpectoPatronum

andyzpa 发表于 2023-4-6 15:24
谢谢，理想脉冲源试过，只要仍然是20MHz的信号，仿真速度就仍然很慢。用veriloga模块替代，是要用数模混 ...

VA参与混仿应该是不需要安装其他的软件，我记得在51上可能需要config配置一下，在61上应该是连配置都省了，直接可以用ADE仿真。

ExpectoPatronum

andyzpa 发表于 2023-4-6 15:24
谢谢，理想脉冲源试过，只要仍然是20MHz的信号，仿真速度就仍然很慢。用veriloga模块替代，是要用数模混 ...

如果你的电路是只要有20MHz的信号就会仿得很慢，刚才我说的那种vpwlf方法大概率也不会让仿真速度有什么改观，但你可以试试看。