高速互联设计实现各模块“Chiplet 化”

芯电图

设计公司需要以“模块化”思路设计产品，并将产品各模块“Chiplet 化”。在一颗以 Chiplet为概念设计的大芯片里，有运算和 CPU 相关的芯片，还有很多非核心运算相关的模块。非核心运算相关的模块方面，模拟、通信，接口类，这类模块不需要采用最先进的制程，需要将其放在非先进制程的 base die/I/O Die 里，base die/I/O Die 需要高速互联 IP，并把这些模块集合成一颗整个大的芯片。
核心运算相关的模块如 CPU，竞争力表现为其整体的核数、线程数、片上缓存、整体跑分数的提升，同时还获得了整个产品量产和开发成本大幅降低，采用 Chiplet 架构设计 CPU，可以直接获得产品本身的良率、开发成本、集成度和整体性能的提升。
以 AMD ZEN2 架构的 I/O 互联和 CPU 设计为例：
核心运算相关模块方面（7nm），Zen2 架构将内存 I/O 主控分离节约面积，L3 缓存翻倍，7nm 制程密度优势显著，每个 CCX 单元的 L3 缓存容量从之前的 8MB 提升到了 16MB，对延迟敏感的应用就可以更多地依赖 L3 缓存而内存，AMD 称此举使得等效内存延迟减少了33ns，游戏性能提升了 21%；Infinity Fabric 总线（简称 IF），连接 Zen 架构中的 CCX 模块，实现 Die to Die 的互联。
其他非核心模块方面（14nm），AMD 改进 Infinity Fabric 总线，用于链接不同的 CPU、I/O核心模块。在锐龙 3000 处理器上，IF 总线进化到了第二代，在并行、延迟及能效上全面改进，总线位宽从 256b 升级到了 512b 以便支持 PCIe 4.0，同时将 Fclk 与 Uclk 频率去耦合解锁以提高内存超频性能，并采取多种方式降低内存延迟、提高缓存速度以减少延迟带来的影响。
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wangli_peking

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