PT抽lib

hutiao

请问哪位好心人有PT抽lib的详细流程不，不仅仅是extract_model这个指令，而是要包括所有提取delay、power、noise信息的相关设置

voiluce

extract_model 似乎也没有太多的选项可以弄的 ~~~

hutiao

voiluce 发表于 2023-3-31 10:58
extract_model 似乎也没有太多的选项可以弄的 ~~~

我用extract_model -power -noise时，报出来需要clock，但我有design是纯组合逻辑。另外如果要提取power/noise的信息，是不是需要跑power/noise analysis才行。

voiluce

报出来需要clock，但我有design是纯组合逻辑。 。。 create clock 一下就可以。。。

如果要提取power/noise的信息
power 应该是需要ana power 要打开。
noise ，需要读ccs的库 ~~~

hutiao

voiluce 发表于 2023-3-31 14:03
报出来需要clock，但我有design是纯组合逻辑。 。。 create clock 一下就可以。。。

如果要提取power/nois ...

创建一个虚拟时钟还不行，需要一个实际的时钟。我的做法是在design里面创建一个虚拟reg(CK端接clk，其它端floating)，这样是可以抽.lib，但.db就抽不了。
另外还有一个问题：对VDD/VSS相关设置如下：

    create_supply_set SS_A0
    create_supply_port  VDD
    create_supply_port  VSS
    create_supply_net VDD
    create_supply_net VSS
    create_supply_net VDD -port VDD
    create_supply_net VSS -port VSS
    create_supply_set SS_A0 -function {power VDD} -function {ground VSS} -update
    set_related_supply_set  -object_list [get_ports [all_inputs]] -power VDD -ground VSS

抽出来lib中，VDD/VSS是pin，但在std_cell lib里面VDD/VSS都是pg_pin，而且所有输入pin都会和VDD/VSS有关联

hutiao

hutiao 发表于 2023-3-31 15:56
创建一个虚拟时钟还不行，需要一个实际的时钟。我的做法是在design里面创建一个虚拟reg(CK端接clk，其它 ...

参考ug里面写的，但没有得到图中的结果

lzqxiang

hutiao 发表于 2023-3-31 15:56
创建一个虚拟时钟还不行，需要一个实际的时钟。我的做法是在design里面创建一个虚拟reg(CK端接clk，其它 ...

加上这个试试：
set_voltege 0.9 -object_list VDD

set_voltege 0.0 -object_list VSS

netlist里面去掉VDD VSS

hutiao

lzqxiang 发表于 2023-3-31 16:02
加上这个试试：
set_voltege 0.9 -object_list VDD

这个加了的，也没用

voiluce

这样是可以抽.lib，但.db就抽不了。
===
用 lc_shell 吃lib， 可以吐出来 db

抽出来lib中，VDD/VSS是pin
---
其他东西要差不多。这两个pin 可以手工修改一下 ~~~

hutiao

voiluce 发表于 2023-3-31 17:55
这样是可以抽.lib，但.db就抽不了。
===
用 lc_shell 吃lib， 可以吐出来 db

是的，我的情况了是一样的，而且虽然有了power noise的信息，但library_features（report_delay_calculation）还是没有变成library_features(report_delay_calculation、report_power_calculation、report_noise_calculation）