紧急求助！！！！怎样才能让ICC不优化、不改变dc出来的netlist！

wuxiaotao · 发表于 2023-3-25 11:51:36

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各位前辈，

本人通过利用数字标准单元库手搭了一个电路，并根据该电路写出了dc综合后映射完成的verilog 文件，即直接跳过了dc综合，我自己写了netlist文件，但是icc之后，会把我的这个网表给插入各种buffer，这并不是我想要的，我希望它不做任何优化直接生成版图，应该怎么做呢？求助求助！！！！！！！

zhh124 · 发表于 2023-3-25 22:59:08

将netlist里所有cell 设置dont touch
set_dont_touch [get_cells * -hier]

GordonYuan · 发表于 2023-3-26 08:07:39

create_placement , legalize , route_auto

[原创] 紧急求助！！！！怎样才能让ICC不优化、不改变dc出来的netlist！

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