VCS postisim 怪谈

bb21qwe · 发表于 2023-3-20 17:52:55

本帖最后由 bb21qwe 于 2023-3-20 18:12 编辑

求助:

现象: 在做ATPG的postsim的时候,出现了不合常理的行为, VCS 仿真的过程中将以下逻辑给出unknown:
example: and(Z,A,B);
A为0, B为X, Z 为X;
理论上来讲, 0&X为0.
请问:
VCS会在什么样的情况下出现这种case?

xiaocat85 · 发表于 2023-3-20 22:40:26

查一下 and 的verilog model里面的UDP描述

bb21qwe · 发表于 2023-3-21 10:58:35

xiaocat85 发表于 2023-3-20 22:40
查一下 and 的verilog model里面的UDP描述

verilog model里面关于and的UDP是没问题的0&X -> 0.

bb21qwe · 发表于 2023-3-21 11:01:27

现象跟进:
看上去与SDF的反标有关, flatten的sdf过大,VCS解析不完整,log中为产生对应的sdf的反标结果信息: SDF error * SDF warning的summary.

[求助] VCS postisim 怪谈

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