关于DCDC_AOT变换器的环路搭建问题

150分的苗子 · 发表于 2023-3-19 16:02:07

在做一个导通时间产生器可以看到他是再3.3V输入时候有一个65ns左右导通时间，经过65ns后reset拉高复位，

登录/注册后可看大图

这是电流产生电路工作正常运放两输入为0.6V.

登录/注册后可看大图

但是当我把他放在环路里面时。，我点一下仿真，发现结果不对，爆出来的警告是在导通时间产生器里面，我就去里面找原因，然后这里的DH一直为低电平，理论上开关导通应该把vc拉到0v，

登录/注册后可看大图

但是从这里的仿真结果来看显然不是（开关导通vc反而没有拉低到0），然后我又去电流产生器里面去看那个运放两输入电压，发现居然不是再0.66v，而是3v,跟分压理论不一样欸。

登录/注册后可看大图

然后我又去单独仿真导通时间产生器模块，我把DH设置成一样的效果，100us内全为低电平，然后发现vc确实能够拉到低电平，跟刚才放在环路里面的结果不一样，我再去电流产生器里面去看运放输入电压正好是0.66v。请问大佬们我这里是啥问题，两天没解决了，跪求大佬们赐教。

登录/注册后可看大图

顺便附上我的警告

登录/注册后可看大图

woosenyu0228 · 发表于 2023-4-15 15:24:04

可能是SR锁存器的初态错了导致不起振

150分的苗子 · 发表于 2023-4-20 09:57:37

确实是的RS锁存器的原因，谢谢大佬

垂直雨林 · 发表于 2023-6-1 23:23:45

150分的苗子发表于 2023-4-20 09:57
确实是的RS锁存器的原因，谢谢大佬

是因为初态为11吗？

150分的苗子 · 发表于 2023-6-13 21:03:55

垂直雨林发表于 2023-6-1 23:23
是因为初态为11吗？

是的

[资料] 关于DCDC_AOT变换器的环路搭建问题