design compiler中set_case_analysis未传播成功

Violet1109

在design compiler中已经对相应pin脚设置set_case_analysis为0，report_case_analysis中显示设置成功，但是Timing violation中还是会计算delay cell延时（在此之外已经实验过在rtl中将相应pin的信号tie 成0，并未报相应的Timing violation），这是为什么，难道没有传播成功吗，此外也设置了set case_analysis_with_logic_constants true  /
set case_analysis_propagate_through_icg true   /
set case_analysis_sequential_propagation always

Alex_Liu95

这两种方法的结果是不一样的：直接改rtl对应信号tie成0的话，在优化时就会把相应逻辑当成冗余，直接删掉；用set_case_analysis只是会简化、优化，逻辑不变。