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查看: 2519|回复: 5

[求助] 如何在DC综合前的verilog中使用标准单元

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发表于 2023-3-5 17:56:45 | 显示全部楼层 |阅读模式
20资产
做数模混合设计,时序有点特殊,要将输入clk延迟不同时间再用组合逻辑去生成新的clk,例如clk1延迟0.2ns、clk2延迟0.4ns,然后输出clk1 & ~clk2



正好标准单元库里面有Delay cell,所以我就想能不能在DC综合前的verilog里面就使用这个标准单元

写了个verilog 代码如下:
微信截图_20230305175015.png
DC综合出来是这个样子,但是DEL02_0和DEL02_1是不对的,标准单元就是DEL02
微信截图_20230305175027.png
本来改一下名字就行,但是我需要sdf来看时序,可生成的sdf里面只有一个INR2单元
微信截图_20230305175107.png
所以求教各位大佬正确使用标准单元的方法,非常感谢!



最佳答案

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综合前设置 set_dont_touch del02_inst _0 set_dont_touch del02_inst _1
发表于 2023-3-5 17:56:46 | 显示全部楼层
综合前设置
set_dont_touch del02_inst _0

set_dont_touch del02_inst _1
 楼主| 发表于 2023-3-5 19:01:06 | 显示全部楼层


yu281588277 发表于 2023-3-5 18:56
综合前设置
set_dont_touch del02_inst _0


尝试过设置这个,可是没能够起作用
发表于 2023-3-5 22:01:38 | 显示全部楼层
dont touch设置没有问题,先确认lib里面的STD cell名字吧,如果单看综合网表,像是工具选择了不同驱动能力但footprint相同的DEL02 cell。
 楼主| 发表于 2023-3-6 12:43:40 | 显示全部楼层


stonemountain 发表于 2023-3-5 22:01
dont touch设置没有问题,先确认lib里面的STD cell名字吧,如果单看综合网表,像是工具选择了不同驱动能力 ...


谢谢,set_dont_touch是可行的,我试了几次后发现问题是不能自己又定义DEL02,也就是不用把定义复制过来,直接用就行
 楼主| 发表于 2023-3-6 12:54:15 | 显示全部楼层

给各位总结一下,希望能帮到后来人,写verilog的时候直接用标准模块就行
微信截图_20230306124810.png


再通过set_dont_touch 指定某种module
set_dont_touch DEL02
或者指定其中某几个instance
set_dont_touch del02_inst_0
set_dont_touch del02_inst_1

这样综合出来就是正确的了
微信截图_20230306124839.png
这样就有时序信息,我也就达到了在VCS里面通过sdf反标看时序的目的
微信截图_20230306124855.png


微信截图_20230306124830.png
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