关于时间交织adc中的mux模块

0202zerotwo · 发表于 2023-3-4 22:36:46

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小弟最近在研究时间交织adc，考虑到情况只能先用verilog-a描述一个间交织adc，但在mux上写法上犯了难。一开始考虑用判断逻辑在四个时钟下给mux输出赋值，但是最终发现输出不能立刻跳变，阶跃信号变得平滑。后来考虑用开关控制四路adc输出，在时钟控制下间隔输出，最后在用加法器合并，但是会出现在第一个adc信号结束，第二个adc信号开始时，两者不为0的值相加，导致数据错误。所以想问问大家对于mux是怎么描述的

0202zerotwo · 发表于 2023-3-5 10:43:46

顶一顶

ericking0 · 发表于 2023-3-5 15:16:11

就用?:嵌套来写组合逻辑就可以了；
看看ahdlLib里面的例子，别用V(clk1)==3这种写法；
至于你说的数据出错，如果实际电路本来就可能有glitch的话，模型出glitch只要时序是OK的，也没啥问题啊？

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