折叠cascode运放，仿真发现在不同电源电压情况下增益不同（VDD越小，增益越大）

Issac_Wang · 发表于 2023-2-23 22:38:01

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

登录/注册后可看大图

简单的搭建了一个fdcascode结构，用的理想源做恒流偏置

从负端输入小信号，在3.7V和5V电压下分别观察【输入点到折叠点】AV1、【折叠点到输出端】AV2、【输入端到输出端】这三个的增益AVtot
VDD=3.7V时：AV1=37.24dB，AV2=56.4dB，AVtot=93.644dB，3dBandwidth=1.38k，GBW=30.6M
VDD=5V时：AV1=22.56dB，AV2=56dB，AVtot=78.72dB，3dBandwidth=10.369，GBW=31M

两种电压下管子均饱和，共模电压均为1.2V，
发现输入端到折叠点的增益变大了导致整体增益的上升，由于GBW不变，主极点相应降低；
实在是不明白为什么会有这种现象，请求帮助。

Issac_Wang · 发表于 2023-2-23 22:39:24

想了好久没想明白哇，脑壳痛

mmkyy · 发表于 2023-2-24 08:27:51

将两种情况的DC点拿来对比下看看。另外，PMOS的sub没有接电位？

Issac_Wang · 发表于 2023-2-27 20:56:42

mmkyy 发表于 2023-2-24 08:27
将两种情况的DC点拿来对比下看看。另外，PMOS的sub没有接电位？

那个接了地的，我观察DC点并没有发生很大的变化。
另外，老哥，方便指导设计一波吗？

豆不毁 · 发表于 2023-2-28 09:17:25

本帖最后由豆不毁于 2023-2-28 09:27 编辑

直观理解，vdd上升，输入管的源端会上升一些，gm就会下降，增益下降；如果是漏电，结果也会是降低gm；可以仿真对比一下就知道了。

mmkyy · 发表于 2023-2-28 10:23:18

Issac_Wang 发表于 2023-2-27 20:56
那个接了地的，我观察DC点并没有发生很大的变化。
另外，老哥，方便指导设计一波吗？

看看不同电源下的运放各个管子的gm, gds, vdsat, region, vds，对比一下

ZZW_semic · 发表于 2023-2-28 10:50:05

其实如果你把每一级的dc_gain都用表达式计算出来，就不会有这个疑惑了。当电源电压变化时，只要器件还处于饱和区那么dc_gain就不会相差多大。那为什么电源电压增大，dc_gain降低呢，大概率是因为电压的增大导致输出节点上的器件存在漏电，使得输出阻抗降低。从你这个电路上来看，我觉得应该是OUT电压较高，M6的drain和body压差太大，存在drain，body的漏电。我发现最近这个论坛上好多新手问这个问题