LVDS数据解串

听风漫步 · 发表于 2023-2-7 00:06:32

各位好。如图1，2是sensor的输入与输出时序图。
现在希望在FPGA中，用sensor输出的 LVDS随路时钟 data_ck（300M）下降沿采样 1bitLVDS数据SDO ，并转换为100M下的12bit并行数据（1 pixel=12bit）。
问题是 data_ck 是个门控时钟，只在数据有效时振荡，其余时间拉低。
而CP是由板上晶振发给sensor的，不输入FPGA。
FPGA自己PLL生成的时钟来采样没办法保证同源，请问各位大神有什么办法，多谢各位！！！

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拾冠 · 发表于 2023-2-7 00:06:33

数据存取这里可以用300m时钟存储，100m异步时钟读取的异步fifo实现，sp信号或者满空标志用作读取时机的判定。
但是有两个可能存在的问题：
1.使用不连续的时钟可能会导致逻辑异常
2.300m时钟的数据采样可能有问题，需要调整

听风漫步 · 发表于 2023-2-7 14:41:44

顶顶

Liang_Xiaoqian · 发表于 2023-2-7 16:53:31

你用data_ck去采SDO不行吗？

听风漫步 · 发表于 2023-2-7 23:15:22

本帖最后由听风漫步于 2023-2-7 23:16 编辑

Liang_Xiaoqian 发表于 2023-2-7 16:53
你用data_ck去采SDO不行吗？

可以啊，而且希望这样。
但是1024个pixel之后data_ck没有了，怎么把采到的数据拿出来呢？
只知道data_ck的频率，不知道相位……如果用FPGA自己产生的时钟拿会有时序问题吗？

纯小白求指教

Liang_Xiaoqian · 发表于 2023-2-10 16:53:23

听风漫步发表于 2023-2-7 23:15
可以啊，而且希望这样。
但是1024个pixel之后data_ck没有了，怎么把采到的数据拿出来呢？
只知道data_ck的 ...

画个时序图就看出来了，data_ck是SDO的时钟，你用别的时钟去采集SDO必然是会有问题的，每8个data_ck会将SDO转换为一个8bit的数据，这时候在做CDC将数据用别的时钟打出来就行。

gg9132qq · 发表于 2023-2-13 17:43:37

data_ck采sdo。FPGA内部时钟采SP，把数据打出来

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