在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 1973|回复: 6

[求助] LVDS数据解串

[复制链接]
发表于 2023-2-7 00:06:32 | 显示全部楼层 |阅读模式
100资产
各位好。如图1,2是sensor的输入与输出时序图。
现在希望在FPGA中,用sensor输出的 LVDS随路时钟 data_ck(300M) 下降沿采样 1bitLVDS数据SDO ,并转换为100M下的12bit并行数据(1 pixel=12bit)。
问题是 data_ck 是个门控时钟,只在数据有效时振荡,其余时间拉低。
而CP是由板上晶振发给sensor的,不输入FPGA。
FPGA自己PLL生成的时钟来采样没办法保证同源,请问各位大神有什么办法,多谢各位!!!

                               
登录/注册后可看大图


                               
登录/注册后可看大图

最佳答案

查看完整内容

数据存取这里可以用300m时钟存储,100m异步时钟读取的异步fifo实现,sp信号或者满空标志用作读取时机的判定。 但是有两个可能存在的问题: 1.使用不连续的时钟可能会导致逻辑异常 2.300m时钟的数据采样可能有问题,需要调整
发表于 2023-2-7 00:06:33 | 显示全部楼层
数据存取这里可以用300m时钟存储,100m异步时钟读取的异步fifo实现,sp信号或者满空标志用作读取时机的判定。
但是有两个可能存在的问题:
1.使用不连续的时钟可能会导致逻辑异常
2.300m时钟的数据采样可能有问题,需要调整
 楼主| 发表于 2023-2-7 14:41:44 | 显示全部楼层
顶顶
发表于 2023-2-7 16:53:31 | 显示全部楼层
你用data_ck去采SDO不行吗?
 楼主| 发表于 2023-2-7 23:15:22 | 显示全部楼层
本帖最后由 听风漫步 于 2023-2-7 23:16 编辑


Liang_Xiaoqian 发表于 2023-2-7 16:53
你用data_ck去采SDO不行吗?


可以啊,而且希望这样。
但是1024个pixel之后data_ck没有了,怎么把采到的数据拿出来呢?
只知道data_ck的频率,不知道相位……如果用FPGA自己产生的时钟拿会有时序问题吗?

纯小白求指教
发表于 2023-2-10 16:53:23 | 显示全部楼层


听风漫步 发表于 2023-2-7 23:15
可以啊,而且希望这样。
但是1024个pixel之后data_ck没有了,怎么把采到的数据拿出来呢?
只知道data_ck的 ...


画个时序图就看出来了,data_ck是SDO的时钟,你用别的时钟去采集SDO必然是会有问题的,每8个data_ck会将SDO转换为一个8bit的数据,这时候在做CDC将数据用别的时钟打出来就行。
发表于 2023-2-13 17:43:37 | 显示全部楼层
data_ck采sdo。FPGA内部时钟采SP,把数据打出来
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-23 12:25 , Processed in 0.035219 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表