rocketchip RISCV后端综合求助

zhwsoc

本科毕业打算跑一遍rocket chip的后端流程，对这种芯片级的数字模块如何进行综合？题主学习了DC的workshop，但好像都是针对一些小模块，对sdc文件中的设置也并非全部清楚，请问该如何上手呢？

轩辕志瑜

按照官方教程搭建好环境就能综合出verilog代码（生成verilog很简单只要能访问github就行）也就是下载mill并设置好环境变量然后运行 make verilog CONFIG=freechips.rocketchip.system.DefaultConfig 如果没有报错那就能生成默认配置的verilog代码
所有能用的配置的在src/main/scala/system/Configs.scala 里面有定义，也就是这些配置
DefaultConfig  //默认配置
DefaultSmallConfig // 默认的小型配置
TinyConfig // 迷你级配置

DefaultRV32Config // 默认32位的配置

DefaultFPGAConfig //默认FPGA用的配置

DualCoreConfig // 双核配置
QuadCoreConfig // 四核芯配置
OctoCoreConfig // 八核心配置


HeterogeneousTileExampleConfig //总线例子配置
MemPortOnlyConfig
MMIOPortOnlyConfig

SingleChannelBenchmarkConfig //单通道的测试配置
DualChannelBenchmarkConfig   //双通道的测试配置
QuadChannelBenchmarkConfig //四通道的测试配置
OctoChannelBenchmarkConfig //八通道的测试配置

DualBankConfig //双缓存配置

RoccExampleConfig
DefaultBufferlessConfig
EightChannelConfig

DualChannelConfig
DualChannelDualBankConfig
Edge128BitConfig
Edge32BitConfig

然后在根据生成的文件里的参数写写SDC， 把用到的文件拷贝到DC里综合，记得删除 EICG_wrapper 和 SimDTM 两个模块才能综合。
不想自己生产那我就分享一下我生成的verilog代码， 这个是默认配置的包含所有生成文件

generated-DefaultConfig.zip (2.6 MB, 下载次数: 12 )

2023-1-28 04:31 上传

点击文件名下载附件

别人的文章
Chisel3 & Scala & Rocket-chip verilog的生成 https://blog.csdn.net/a_weiming/article/details/87651285

zhwsoc

轩辕志瑜 发表于 2023-1-28 03:51
按照官方教程搭建好环境就能综合出verilog代码（生成verilog很简单只要能访问github就行）也就是下载mill并 ...

感谢回复，前端代码生成目前没有什么问题，我也学习了chisel bootcamp，但过渡到后端综合不知如何下手，主要是生成的verilog我自己也看不懂且并非层次化，此前我根据chipyard的doc尝试过开源工具openroad，但也需要人为进行约束。所以我目前的问题是不知如何进行综合，我现在在学习DC的workshop，我在网上也搜不到有关rocket的后端实现案例，请问您能说说“根据生成的文件里的参数写写SDC”这一步该如何进行，或者需要学习哪些资料才能实现这个目标，如果能分享一些有用的资料那十分感谢。题主刚刚入门后端，本科也没学过这些，可能问题有些简单，望提供建议，非常感谢。

轩辕志瑜

zhwsoc 发表于 2023-1-28 12:32
感谢回复，前端代码生成目前没有什么问题，我也学习了chisel bootcamp，但过渡到后端综合不知如何下手， ...

chipyard的后端用的是hammer。。。他的sdc模版也就是设置一下时钟端口和频率剩下其他参数让机器自己设置。国内开源的香山也是基于rocketchip，你可以发邮件去找香山的后端组聊聊。

zhwsoc

轩辕志瑜 发表于 2023-1-29 16:59
chipyard的后端用的是hammer。。。他的sdc模版也就是设置一下时钟端口和频率剩下其他参数让机器自己设置 ...

感谢建议，我用了hammer，但S家的工具需要给ucb发工具厂的license比较麻烦，hammer内部还支持openroad，不过貌似基于docker的搭建对hammer的支持不是很好，跑官方的openroad-sky130例程中间会出bug，所以我又单独看了看openroad，但单独用openroad对输入的sdc要求就很高，我也没完全用熟练，不知hammer只约束时钟频率和基本的placement选项，其他的是会自己优化吗？
感谢建议，我会查查香山后端的有关内容。