DC综合

zsj230713 · 发表于 2023-1-18 14:34:23

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综合的电路时候有个memory，该memory没有时钟端口。读控制信号--RD，数据输出--DOUT。
RD信号现在的产生方式如下图所示。现在DC综合的时候，本意是想沿着红色箭头做时序路径的分析，但是实际报告里确实从clk的下降沿开始沿着绿色线条穿过Blackbox到达寄存器的D端，这条路径我该怎么约束啊，有大佬指点一下吗？

voiluce · 发表于 2023-1-18 20:13:51

lib 里面没有timing arc 的话，手工加set_max_delay 之类 ~~~
不过这个是BBox，设了也没有用。。。

zsj230713 · 发表于 2023-1-19 10:29:40

voiluce 发表于 2023-1-18 20:13
lib 里面没有timing arc 的话，手工加set_max_delay 之类 ~~~
不过这个是BBox，设了也没有用。。。
...

black有lib的。
绿色的路径有没有方式打断

voiluce · 发表于 2023-1-19 21:44:54

zsj230713 发表于 2023-1-19 10:29
black有lib的。
绿色的路径有没有方式打断

设上去了没啥用啊，有violation 还能改memory吗？

如果这memory是自己做的倒是可以改。。。

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