电压带隙基准设计

yxpkq · 发表于 2023-1-17 16:07:11

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电压带隙基准设计，采用此种结构

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，其中运放用五管OTA级联共源级的方法设计

yxpkq · 发表于 2023-1-17 16:08:03

直流交流仿真如图。但是由于运放输出端要接bandgap电路的两个mos管栅端，而这两个mos管的栅端又与运放中两个pmos管的栅端相连，所以运放中本作为电流源负载的pmos管变成了二极管接法这时电流分配出现很大问题交流仿真情况下相位也出现问题。
将左边pmos二极管接法去掉，电流分配正常一些，但是交流仿真相位依然很怪，如图。这种情况该怎么解决。论文结构如图所示其多用了一级PSR enhance这时放大器相当于三级运放的稳定性不会出现问题吗请求大佬回答蟹蟹蟹蟹！！！！

yxpkq · 发表于 2023-1-17 16:10:05

压带隙基准设计，采用此种结构

，其中运放用五管OTA级联共源级的方法设计

直流交流仿真如图。但是由于运放输出端要接bandgap电路的两个mos管栅端，而这两个mos管的栅端又与运放中两个pmos管的栅端相连，所以运放中本作为电流源负载的pmos管变成了二极管接法

这时电流分配出现很大问题

交流仿真情况下相位也出现问题。

将左边pmos二极管接法去掉，电流分配正常一些，但是交流仿真相位依然很怪，如图。

这种情况该怎么解决。论文结构如图所示

其多用了一级PSR enhance这时放大器相当于三级运放的稳定性不会出现问题吗请求大佬回答蟹蟹蟹蟹！！！！

yxpkq · 发表于 2023-1-17 16:13:23

Linqiao · 发表于 2023-1-18 11:29:41

你看看运放的静态工作点有没有问题

demonhunter · 发表于 2023-1-18 14:21:56

yxpkq 发表于 2023-1-17 16:13

PSR一级没有增益，输出低阻抗。

yxpkq · 发表于 2023-1-18 16:10:34

Linqiao 发表于 2023-1-18 11:29
你看看运放的静态工作点有没有问题

没有的

yxpkq · 发表于 2023-1-18 16:11:38

demonhunter 发表于 2023-1-18 14:21
PSR一级没有增益，输出低阻抗。

但是不会对phase margin有影响嘛

demonhunter · 发表于 2023-1-18 17:29:29

yxpkq 发表于 2023-1-18 16:11
但是不会对phase margin有影响嘛

系统带宽足够窄的情况下，基本没影响。

一条鱼儿123 · 发表于 2023-1-19 12:58:46

论文能发一下吗

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[原创] 电压带隙基准设计

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