VerilogA生成symbol时失败

sin123456 · 发表于 2023-1-10 16:15:30

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求助各位，尝试写了一个VerilogA的示例代码，生成时却出现了看不懂的报错。

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不知道是不是环境的问题，在此求助各位大佬！

hzyf · 发表于 2023-1-10 17:54:52

本帖最后由 hzyf 于 2023-1-10 18:02 编辑

点一下View->Parser Log File可以看错误原因

vividdream · 发表于 2023-1-10 18:05:45

如果我没记错的话，cell的名字和module的名字要相同。

amodaman · 发表于 2023-1-10 18:34:56

你这是veriloga view还是verilog-AMS view? 如果是veriloga的话，前面include的好像应该是constants.h, discipline.h

sin123456 · 发表于 2023-1-14 17:48:07

amodaman 发表于 2023-1-10 18:34
你这是veriloga view还是verilog-AMS view? 如果是veriloga的话，前面include的好像应该是constants.h, dis ...

是veriloga，但是改了还是一样的错误，不知道是不是与license之类的有关

sin123456 · 发表于 2023-1-14 17:49:21

vividdream 发表于 2023-1-10 18:05
如果我没记错的话，cell的名字和module的名字要相同。

是一样的

sin123456 · 发表于 2023-1-14 17:50:17

hzyf 发表于 2023-1-10 17:54
点一下View->Parser Log File可以看错误原因

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点击甚至没有错误文件，不知道为什么，点了检查又说让我看错误文件

sin123456 · 发表于 2023-1-14 17:51:36

各位大佬，之前有看过有人在论坛里问过类似的问题，但是没看到解决办法的回复

Alvin1234 · 发表于 2024-6-26 17:34:59

你好，解决了吗，求助

auroraaaa · 发表于 2024-10-22 16:38:02

你好，解决了吗，求助

[求助] VerilogA生成symbol时失败