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[原创] Phase-Margin 75度,Transient 模擬有 ringing 現象

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发表于 2023-1-9 13:53:33 | 显示全部楼层 |阅读模式

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本帖最后由 jpwang 于 2023-1-9 14:03 编辑

各位前輩好,

目前在做two-stage OP, 應用需要的外掛電容高達 0.1u,  Rpath實際上為metal 走線電阻 (約幾十歐姆)

在做step response的 transient模擬時,看到ringing現象,
但是Phase-Margin (PM)有70度。

1. 個人的認知是PM如果足夠,應該不會有ringing。
2. 另外有讀到 damping factor 參數= 0.5* (f2/GBW)^1/2,如果這個參數太小,也會有 ringing現象。
    所以目前正朝著把 f2 (第一個 non-dominant pole) 往高頻推的設計方向在處理。
3. 增加 Rpath 有左半面零點的作用,增加PM, 改善 ringing現象, 但受限於驗證規格,Rpath就是只有metal走線阻值,無法再增加。

要請教a. 把 f2 往高頻推這樣的思考方向是否正確?
是不是還有其他角度可以去理解 ringing 與 PM 之間的關係。
感謝!

附上電路以及模擬圖形。

tran_ring.jpg
Simulation.jpg
ac_pm.jpg
发表于 2023-1-9 14:55:57 | 显示全部楼层
单位增益带宽1.8KHz,输入信号频率5KHz
发表于 2023-1-9 15:06:29 | 显示全部楼层
trust tran, not ac....
发表于 2023-1-9 15:11:05 | 显示全部楼层
這張AC的表現感覺也有點異常, 建議樓主也再檢查一下各管子的偏置,
以及你跑AC的時間點是.op XXXus?
或是跑AC的initial condition是否正確?

你的電路不是High-pass filter, 起始相位也非0/180, 這些地方都可以重新檢視,
否則你單看AC說PhaseMargin=70, transient會ring, 好像有點兜不上
发表于 2023-1-9 15:22:51 | 显示全部楼层
PM只是一方面,step response才是最终的检验标准
例如不同架构的运放,不同架构的运放和锁相环,PM都是60度但是稳定性不同
不同的振铃幅度,频率,衰减时间,振铃的信号强度占运放主信号强度的比例都在影响着稳定性
按一般运放的理论来改善PM这个思路是对的,也就是说如果电路没错的话要继续增大PM
发表于 2023-1-9 15:43:59 | 显示全部楼层


wangjius 发表于 2023-1-9 14:55
单位增益带宽1.8KHz,输入信号频率5KHz


信号频率比单位增益带宽大2~3倍,而你的TRAN仿真结果里输出信号幅度和输入信号幅度大致相等,不太符合预期即使单极点的1.8kHz带宽放大器,其在5kHz也有至少6dB衰减了

另外,楼上也有人指出了,楼主的AC仿真结果有点奇怪,相位曲线为什么在主极点更低频率处不是平坦的?
发表于 2023-1-9 15:49:20 | 显示全部楼层
本帖最后由 chf1 于 2023-1-9 15:56 编辑

我觉得可能出现了共模振铃或者差模振铃,建议先开环跑跑瞬态,看看有没有ringing的现象,如果有,说明共模反馈引入了较低的极点,需要进行补偿;如果没有,就跟输入端的电容和产生的极点有关系,也要进行补偿。而且,我觉得你给出的AC响应是否仍然有0dB的点(后面看不见),也就是相位裕度不唯一,并且可以确定你的增益裕度不唯一,这样用PM判断稳定性是不准确的。
发表于 2023-1-10 14:42:33 | 显示全部楼层
从波特图上没看出相位裕度70度
 楼主| 发表于 2023-1-10 18:22:05 | 显示全部楼层
關於.ac模擬為何在低頻的地方並不是平的,後來發現跟我模擬的方法有關。
1. 原本都是用LC的方式進行模擬,如下圖一所示。其中X跟Meg都是10^6的意思。
2. 本以為這樣的接法有符合"DC不影響偏壓,AC有切開迴路"的概念。
3. 但把頻率看得更細之後發現(下圖二),低頻的地方增益下降,表示我這種模擬接法讓加上去的LC產生震盪! (應該是產生一個右半面的零點)
4. 這樣就能解釋為什麼相位Bode圖在低頻的地方不是0,而是上翹。

後來改變模擬方法(下圖三)就解決這個問題。(下圖四)

不過 ringing的現象依然未解決。

ac_sim.jpg
LC_1.jpg
ac_2.jpg
ac_3.jpg
发表于 2023-1-11 09:10:12 | 显示全部楼层
ac_sim那张图没有问题,你的ac_2那种图方法错了;

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