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查看: 1298|回复: 2

[求助] schematic生成verilog的可行性

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发表于 2023-1-5 16:56:14 | 显示全部楼层 |阅读模式

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大神们,Candence里面可以用schematic生成verilog吗,用生成symbol的方式去生成,只会出现Pin的相关定义,求教一下
发表于 2023-1-5 21:34:25 | 显示全部楼层
可以,SMG,schematic model genetrator, 搜下内置的教程吧。
 楼主| 发表于 2023-1-6 13:25:53 | 显示全部楼层


luminedinburgh 发表于 2023-1-5 21:34
可以,SMG,schematic model genetrator, 搜下内置的教程吧。


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