MIM_CAP覆盖在其他器件上，LVS认不全【已解决】

281 · 发表于 2023-1-5 15:13:34

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本帖最后由 281 于 2023-3-16 10:50 编辑

各位大佬，本菜鸟最近在做转工艺的活，按原先的版图画遇到MIMCAP覆盖在其他器件上之后，LVS会报错，看报出来的错误像是MMCAL层覆盖住的地方都没有认出来。但是把MIMCAP放到边上不覆盖其他器件的时候LVS是能通过的，请问各位大佬这是要怎么解决，需要修改LVS的rule吗。用的UMC的110nm工艺。

maomao198477 · 发表于 2023-1-5 15:47:17

感觉你连接还有问题啊

281 · 发表于 2023-1-5 16:40:34

maomao198477 发表于 2023-1-5 15:47
感觉你连接还有问题啊

应该不是连接的问题吧，就直接啥都不改把电容移到图外面去LVS就能过的

gxc_cjgs · 发表于 2023-1-5 16:54:45

你这重叠的是不是有短路的啊电容层次你仔细看下

281 · 发表于 2023-1-5 17:18:43

gxc_cjgs 发表于 2023-1-5 16:54
你这重叠的是不是有短路的啊电容层次你仔细看下

回头看了一下，mark了一下net确实是对的，而且MIMCAP就m5,vi5,MMCAL,和m6几个层次，版图上把电容去掉之后只用到了m3，不大会短路啊，这张图是以前老工艺直接map过来的，线路没有错，我还是觉得MMCAL这个层出了问题，但是也不知道是啥问题

刘宇512 · 发表于 2023-1-5 17:40:58

看看你MIMCAP接了几个电源地，有没有short

周末不上班 · 发表于 2023-1-6 09:59:46

这种情况要和代工厂那边确认的，看能否waive，lvs rule还是不要改为好

281 · 发表于 2023-1-6 11:41:21

周末不上班发表于 2023-1-6 09:59
这种情况要和代工厂那边确认的，看能否waive，lvs rule还是不要改为好

是的，现在想在去找一遍design rule,已经找到lvs rule里面器件定义有写NOT MMCAL层了，感觉是本来就不让放器件上面

andy2000a · 发表于 2023-1-6 12:42:47

我记得某些工艺 command file 下
latchUp rule mim cap metal 有限定某些层

A565417449 · 发表于 2023-1-6 14:54:33

猜测：你的mim在电路应该是三端器件，假设电源VDD，地GND，在电路里mim第三端是gnd
版图中：你的mim有部分放在了nwell上，版图里这部分mim实际的第三端是vdd，所以这部分mim识别会有问题，这也是你为什么把mim移出去lvs就对了的原因，移出去之后，mim所在pwell就都是gnd了，第三端和电路一致
改法：最好直接叫电路改成2端的mim（推荐），或者你把整个mim都放在vdd上，然后把电路第三端改为vdd(不建议)

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