在uvm嵌套的sequence中force某个值的方法

BellaYang · 发表于 2022-12-19 09:58:30

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菜鸟提问：那请问uvm_hdl_force可以直接在sequence中使用吗？
我的case使用的sequence是一个嵌套sequence，我现在想要在嵌套的这个sequence中间对某个信号值force；
请问有什么方法吗？

年轻的韭菜 · 发表于 2022-12-19 10:09:20

能不能用你先试一下不就行了？

yuanpin318 · 发表于 2022-12-20 07:42:58

一般应该可以，但有些memory不可以。另外，VHDL的variable好像目前的支持也不好

BellaYang · 发表于 2022-12-21 14:55:22

年轻的韭菜发表于 2022-12-19 10:09
能不能用你先试一下不就行了？

有道理，试一下

BellaYang · 发表于 2022-12-21 14:57:34

yuanpin318 发表于 2022-12-20 07:42
一般应该可以，但有些memory不可以。另外，VHDL的variable好像目前的支持也不好 ...

感谢大佬，这个uvm_hdl_force我其实之前都没见过，是看到另一个帖子提出了这个方法；

yuanpin318 · 发表于 2022-12-22 11:48:04

我之前也遇到过，访问Verilog的信号就可以，但VHDL不可以。好像这个是通过类似PLI访问的，所以对VHDL一般不支持

zhang_uestc_1 · 发表于 2023-1-13 10:39:50

使用这个dpi接口，会降低仿真速度，大量force时不建议使用，只适合少量force;

saipolo · 发表于 2023-1-19 22:48:50

yuanpin318 发表于 2022-12-22 11:48
我之前也遇到过，访问Verilog的信号就可以，但VHDL不可以。好像这个是通过类似PLI访问的，所以对VHDL一般不 ...

底层的技术支持就是PLI/VPI

liheng369 · 发表于 2023-2-2 19:41:02

uvm_hdl_force，uvm_hdl_read，uvm_hdl_release，uvm_hdl_deposit，可以在sequence中

结合sformatf，可以for循环批量force

[求助] 在uvm嵌套的sequence中force某个值的方法