class AB 线性跨导环中的mos管Vds太大导致电离碰撞使得稳定性仿真相位奇怪变化的原因？

kelpait · 发表于 2022-12-9 21:25:15

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如题所述，在做一个class AB的运放的稳定性仿真时候（运放接成单位增益负反馈形式），发现相位先上升90然后下降，但是增益曲线确不变的情况。查阅了论坛和一些资料发现当class AB 线性跨导环中的mos管（红色部分）的Vds太大的时候产生了碰撞电离，导致从mos的D到衬底SUB有漏电作用类似与引入小电阻，但是没有想明白为什么碰撞电离会使得运放的稳定性仿真出现这种相位先上升90然后下降，但是增益曲线确不变的情况。 classAB架构图.png

榴莲学长 · 发表于 2022-12-10 13:34:33

顶一下，我也出现了类似的问题，相位都是从0度先上升后下度开始下降，但是就是因为这个结构，然后会出现在低频的时从-180开始上升，上升到-90以后，和高频重合，但是高频的曲线是没有区别的。我也很疑问这个地方，还有就是这个vds过大，会影响第一级输出的增益。因为产生了漏极到衬底的漏电，就会产生阻抗，在这个节点和该节点的管子本征阻抗gm*ro*ro并联，阻抗变小了。但我不知道是什么原因

gaojun927 · 发表于 2022-12-14 13:47:32

你可以看器件模型手册，Isub可以看成一个受控电流源，结果存在一个局部正反馈。
但这只是出现这种特殊情况的一种可能，具体是什么原因，要看电路自身设计。

YyuanRTs · 发表于 2022-12-14 14:19:01

您确信这种分析是对的吗？是不是应该优先怀疑一下正负反馈有没有接错之类的原因

kelpait · 发表于 2022-12-14 20:08:59

YyuanRTs 发表于 2022-12-14 14:19
您确信这种分析是对的吗？是不是应该优先怀疑一下正负反馈有没有接错之类的原因 ...

应该没问题。仿真未发现震荡，应该不是正负反馈。且更换为深n阱的管子将mos做衬源短接即不存在从D到B的漏电，仿真相位曲线正常。

sea11038 · 发表于 2022-12-15 09:46:46

如果有NBL的话可以把跨导线性环的PMOS/NMOS器件的sub都改为接自身的source端而不接AVDD/AGND，可以避免这个问题，不过实际版图可能会费些面积。sub接AVDD/AGND可能引入了其他的反馈通路，导致交流小信号stb仿真时phase曲线低频段出现异常，但实际电路交流稳定性并无问题，这种情况其实可以不必太顾虑，但大信号工作状态还是需留意一下。

rickandmorty · 发表于 2022-12-15 14:02:38

这种现象和你所查阅到的什么碰撞电离这些没什么关系

rickandmorty · 发表于 2022-12-15 14:03:53

多信号通路重叠时候应该考虑每一个反馈环路的稳定性

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