有人用sparten2e做过100m的ssram总线接口么？

菜合子 · 发表于 2003-9-16 11:14:11

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我做了一个100M的pipelined ssram的接口，在访问频繁的时候，总线读出的数据有问题，是不是sparten2e作不到这种速率阿？

bravelu · 发表于 2003-9-16 13:09:19

按数据手册上说应该没什么问题。真的要做可能功夫要比较细，不知道你的问题具体出现在什么时候？是读过以后马上写，还是连续读之类？可能问题也不仅仅是FPGA的。你的ram有没有burst功能？可以考虑试试看。
不知道其他人有什么意见。

一声叹息 · 发表于 2003-9-16 18:37:24

应该没有问题。我想你可以查一下SSRAM相关信号的建立时间、clk->pad的延时。

菜合子 · 发表于 2003-9-17 09:24:20

是不是时钟也要作特殊处理，我现在只是用了全局时钟没有用锁相环。我作时序仿真是通不过的。现在测下来的现象是访问不频繁时，读数据不会有问题，但是频繁就有错，而且影响了其他的sram的读取。我觉得是没有及时释放总线。我的输出路径是由blockram 到多路复选器到三态门。我算了时间总觉得不够阿？

bravelu · 发表于 2003-9-17 10:09:29

锁相环可以试试看，但是不见得有用。既然你后仿真通不过，那说明是有问题的，可以根据仿真波形看看问题在什么地方。

菜合子 · 发表于 2003-9-17 13:55:36

谢谢坛主和一声叹息的建议，我准备仔细看一下资料，老老实实作仿真了

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