关于DC中时序约束的问题

Bealan · 发表于 2022-11-28 11:06:39

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想请教一下各位大佬：SDC中已知时钟的频率，如何约束其合理的过渡时间(transition)？主要是不知道应该设置为多少。

asic_service · 发表于 2022-11-28 16:42:17

如果是PLL的输出：直接看PLL的文档。

如果没有明确值，chip内部的clk信号，在做子模块综合时，可以设置到0.1~0.15ns的水平。

Bealan · 发表于 2022-11-28 17:20:25

asic_service 发表于 2022-11-28 16:42
如果是PLL的输出：直接看PLL的文档。

如果没有明确值，chip内部的clk信号，在做子模块综合时，可以设置到0 ...

好的~谢谢大神

byrd2010 · 发表于 2022-12-14 16:19:49

学习了

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