verilog_a器件建模问题

user97 · 发表于 2022-10-26 12:05:13

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各位前辈，我刚学习verilog_a建模，写了一个器件之后保存界面不报语法错误，但是无法产生标注引脚的那个界面，只在关闭的时候报synatax error错，详见图片，有大佬知道我是哪里犯错了吗，万分感谢

amodaman · 发表于 2022-10-26 12:41:03

代码截图不完整，没法看

MNJR · 发表于 2022-10-26 13:52:44

楼主用的是IC617吗？
我之前用IC617的时有时会出类似的问题，重启一下virtuous就好了

user97 · 发表于 2022-10-26 19:05:18

谢谢大佬，我还真没试过，去试试

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