Pipeline-SAR-ADC中ADC中余差放大器问题

LeBRON强 · 发表于 2022-10-5 20:09:30

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本人目前正在做一个14位40Ms/s的Pipelined SAR ADC。目前已完成宏模型设计与仿真，本人采用两级流水级结构：第一级采用7bit SAR ADC，第二极采用9bit SAR ADC，中间采用2bit冗余位以消除比较器失调导致输出的模拟量超出量程范围。通过宏模型分析，中间余差放大器需要90dB增益和3GHz的单位增益带宽。运放难以实现，想问下是否有这样一种电路即：将跨导放大器与跨阻放大器级联，输入电压是第一级量化后输出的模拟量，再把这个电压转换为电流，再转换为电压，并且级联后的总体运放可以达到上述所说功能与指标。

ADC宏模型原理图

sohubjb · 发表于 2022-10-14 10:01:13

感觉计算的带宽有问题

morisan · 发表于 2022-12-8 10:19:33

14位40Ms/s对运放的要求竟然这么高？

DDDDDUCK · 发表于 2022-12-14 12:09:42

增益和带宽感觉都有问题吧，RA其实就相当于后级一个9bit的采样保持电路，增益大概60dB就够了，带宽大概200M

liuqilong8819 · 发表于 2022-12-15 07:39:00

本帖最后由 liuqilong8819 于 2022-12-15 07:43 编辑

1. 可以试试correlated level shifting, 但也是有代价。
2. 对于跨导，为满足其本身的线性度以及跨导精度还是需要局部反馈电路, 这样还是会降低速度。
3. 后面的跨阻可以省略，比如做boxcar sampling

cyhming · 发表于 2023-3-15 18:48:06

请问你的带宽和增益是怎么计算出来的呢？

Candydarte · 发表于 2023-3-18 03:18:12

kkkkkkk

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