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[资料] 异步复位同步释放

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发表于 2022-9-15 21:57:13 | 显示全部楼层 |阅读模式

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  在数字逻辑电路中,复位信号的设计是首要解决的基本问题。在进行复位信号设计之前,需要明确的是,复位信号只对时序电路有效,因为时序电路属于双稳态电路,在上电后需要保证电路处于已知的初始态,才能保证正常运行。而对于组合逻辑电路来说,组合逻辑本身不具有存储的功能,因此不需要复位信号。
复位信号可以分为同步复位和异步复位两大类。
同步复位指的是当复位信号发生变化时,并不立即生效,而是等到有效时钟沿采集到复位信号的变化后,才会对寄存器进行复位操作。从同步复位的描述中,就可发现同步复位的过程是依赖于时钟信号的,所以称之为同步。而异步复位则不依赖于系统时钟,一旦信号发生变化,就会立即对寄存器进行复位操作。
由于在现有的大多数逻辑器件库中,触发器DFF都是只包含有异步复位端口,所以同步复位的使用会造成冗余组合逻辑的使用,浪费资源。因此,大多数数字设计中都采用的是异步复位信号。
      
虽然异步复位信号更加方便使用,但是因为复位信号与系统时钟异步的关系,很容易出现复位信号释放位置恰恰出现在时钟有效沿附近,导致亚稳态的出现。对于异步复位,有类似于寄存器建立时间和保持时间的说法,分别是recovery time temoval time。如下面两张图所示:
1663249986175.jpg
recovery time是异步复位的恢复时间,指的是复位释放与下一个时钟有效边沿之间需要间隔的最小时间。
1663250038291.jpg
如果异步复位的释放时间不满足以上这两个条件,寄存器很可能进入亚稳态,导致电路运行失常。为了保证解决这个问题,可以采用异步复位同步释放的复位信号设计方法。顾名思义,异步复位同步释放就是对复位信号的释放过程做同步处理,使得释放的过程能够与系统时钟同步。
异步复位,同步释放本质就是引入两个触发器,其电路图和时序处理如下图所示:
1663250177399.jpg
观察上述电路图和时序图就知道,其实异步复位同步释放和两级打拍的跨时钟域信号处理很相似,本质上都是对信号进行同步处理。上述电路的代码如下,很简单:
modulerst_n_sync(
    input  clk        , // 输入时钟
    input  rst_n      , // 输入异步复位信号
    output rst_n_sync   // 输出同步释放后的复位信号
    );
reg          rst_n_r1 ; // 第1级寄存器
reg          rst_n_r2 ; // 第2级寄存器
assignrst_n_sync = rst_n_r2 ;
always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        rst_n_r1 <= 1'b0 ;
        rst_n_r2 <= 1'b0 ; // 复位信号有效时拉低
    end //
    else begin
        rst_n_r1 <= 1'b1    ;
        rst_n_r2 <= rst_n_r1; // 复位信号无效后,通过两级打拍,实现释放同步
    end //
end //
endmodule
生成的电路如下
1663250204354.jpg
异步复位同步释放的复位信号设计方法能够有效地实现系统的复位,且因为进行了信号的同步释放处理,使得复位信号在撤离时能够满足恢复和去除时间的要求,从而避免了亚稳态的产生。
异步复位同步释放的复位信号设计方法能够有效地实现系统的复位,且因为进行了信号的同步释放处理,使得复位信号在撤离时能够满足恢复和去除时间的要求,从而避免了亚稳态的产生。

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