Cadence的AMS仿真支持VHDL吗

cotonier · 发表于 2022-9-2 17:19:56

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在ADE环境，verilog可以用functional view通过config来调用，那VHDL呢？有人用过吗？谢谢

工大鱼肉 · 发表于 2022-9-2 17:32:37

支持，底层都是编译到work里面
我们之前项目，模拟的人就是用verilog和vhdl配合模拟电路混仿
新项目做了命令行的环境，实际一样

cotonier · 发表于 2022-9-3 12:52:45

工大鱼肉发表于 2022-9-2 17:32
支持，底层都是编译到work里面
我们之前项目，模拟的人就是用verilog和vhdl配合模拟电路混仿
新项目做了命 ...

thanks!

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