ICG在scan中的问题讨论

Anturze · 发表于 2022-8-31 16:22:19

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ICG se端接的scan enable，在capture时，scan enable拉低，ICG的输入切换到normal enbale，如果此时normal enbale为低，那这时候capture clock怎么产生呢？此时挂这ICG时钟的寄存器前的组合逻辑不是都测不了了？有大神能解答下吗？

coolbear2021 · 发表于 2022-9-1 09:00:34

icg的normal enable也是由某些寄存器控制的，针对要测试这个icg输出连接的寄存器的pattern，shift时会将控制icg normal enable的寄存器串入指定值，保证normal enable为1，这样capure时就可以测试icg输出连接的寄存器了。
icg的se连接scan enable的好处，就是可以测试normal enable的功能是否有fault。

Anturze · 发表于 2022-9-1 16:30:56

coolbear2021 发表于 2022-9-1 09:00
icg的normal enable也是由某些寄存器控制的，针对要测试这个icg输出连接的寄存器的pattern，shift时会将控 ...

谢谢解答。那什么特殊情况下TE接test_mode

coolbear2021 · 发表于 2022-9-2 08:55:54

Anturze 发表于 2022-9-1 16:30
谢谢解答。那什么特殊情况下TE接test_mode

如果TE接test_mode，也可以，对scan功能无影响，TE在scan时固定为1，icg一直有时钟输出。
这样会降低覆盖率，normal enable功能无法测试。测试pattern应该也会少一些，不需要将normal enable配置成1的pattern了，但估计pattern减少有限。

有些情况下，需要scan时TE接test_mode的，比如at speed test，如果某个fast clock是否icg产生，那这个icg的TE就可以接test_mode（也可以修改normal enable逻辑，test_mode有效时保证normal enable=1，但不如连接test_mode直接），保证scan时始终有时钟。

greatao · 发表于 2022-11-21 15:56:41

有时候，normal enable的电路过于复杂，无法推出pattern，也就是capture的时候，normal enable是X态，导致icg是X态，仿真失败，这个时候ICG TE要连接到test_mode。

cp1995 · 发表于 2025-1-2 16:13:14

谢谢

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