有关PT分析结果出现违例的问题

xiaojie_nwpu

最近在做数字后端，ICC布局布线后的版图在进行STA分析时，PT报出时序违例（ICC中满足要求）。用route_zrt_eco进行版图修改后，该问题依然存在。实际上clk_sys0和clk_sys20为一个锁相环输出的两个同相时钟，其中clk_sys0作为系统时钟来使用，这个时序违例是否可以忽略，希望有大佬能帮忙解答一下？

cliff123

都看不到报告，你说违例是什么违例，谁和谁的违例

xiaojie_nwpu

cliff123 发表于 2022-8-1 16:28
都看不到报告，你说违例是什么违例，谁和谁的违例

具体的时序违例报告是这样的。

king-wa

mark

jake

xiaojie_nwpu 发表于 2022-8-1 18:57
具体的时序违例报告是这样的。

从报告看，clk_sys20和clk_sys0没有balance好，前者network delay 0.0013, 后者0.5577，相差很多。
Place & route 工具貌似乎已经修过hold, 插了一个delay cell, DEL1BWP7T，只是delay不够多。再插一个BUF应该就可以修好了。
感觉clk_sys20和clk_sys0是故意做成一个较大的相位差，造成了network delay差别很大。 如果是这样的话，设计应该预知这样的hold issue，在设计中就应该采取措施。

cliff123

xiaojie_nwpu 发表于 2022-8-2 08:57
具体的时序违例报告是这样的。

看报告是min违例，属于hold为例1、确认path 真假，两个clock从命名来看是不同的。为什么 要做同步检查，不做异步检查，
2、如果path为真，hold是必须修的，及时牺牲setup

xiaojie_nwpu

cliff123 发表于 2022-8-2 15:16
看报告是min违例，属于hold为例1、确认path 真假，两个clock从命名来看是不同的。为什么 要做同步检查， ...

clk_sys0和clk_sys20实际上是两个同频同相的时钟信号。clk_sys1~20这20个等相位间隔的时钟用于采样信号，而clk_sys0作为系统时钟，用来同步时钟clk_sys1~20驱动的寄存器的输出结果。这导致clk_sys0的负载比clk_sys20的要大很多，我想这是违例的主要原因。现在跑PT已经不输出任何修改脚本了，这是要到DC中对时序约束进行一些修改吗？

cliff123

xiaojie_nwpu 发表于 2022-8-2 15:33
clk_sys0和clk_sys20实际上是两个同频同相的时钟信号。clk_sys1~20这20个等相位间隔的时钟用于采样信号， ...

听你的表述，这两个信号虽然是同相位时钟，但是没有数据交互，属于falsepath 没必要去修timing。。。再次去确认下path的真假。

我的理解是，你的一个时钟root点，出来两路，一路做主时钟，一路产生一个pulse给其他地方做信号。

xiaojie_nwpu

cliff123 发表于 2022-8-4 15:24
听你的表述，这两个信号虽然是同相位时钟，但是没有数据交互，属于falsepath 没必要去修timing。。。再次 ...

对，不过问题已经解决了。之前跑优化指令忘了修时序，跑完就没事了。