Verilog延时问题

404_not_found · 发表于 2022-7-27 19:55:12

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#1是综合不了的，但确实需要在代码中延时（等待组合逻辑运算），从可综合角度应该如何实现？

404_not_found · 发表于 2022-7-27 19:55:59

大佬贴贴

wanghu_msee · 发表于 2022-7-28 00:35:45

时序电路延时可以基于时钟或者时钟的相移动(PLL)，组合电路没办法#1精确延时综合成netlist时#1被自动忽略了，然后后端结果算出是多少延迟就是多少而且还会随制造过程有fast lot和slow lot延迟不同

404_not_found · 发表于 2022-7-28 15:21:27

wanghu_msee 发表于 2022-7-28 00:35
时序电路延时可以基于时钟或者时钟的相移动(PLL)，组合电路没办法#1精确延时综合成netlist时#1被自动忽略了 ...

感谢解答，那如果是在时序电路做#1，这个能实现吗？(大概意思是，时序电路等待组合电路的结果)_感谢感谢

wanghu_msee · 发表于 2022-7-29 05:13:07

时序电路等待组合电路的结果用<=非阻塞赋值即可，为什要用#1这会让simulation变慢

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