动态比较器前仿出现系统性失调

Cantabile

最近在用cadence做如图两级动态比较器的仿真。（图中preamp已经省略）发现即使是在前仿，器件参数完全对称，不引入任何mismatch的情况下，整个电路依然存在一定的系统性失调。

当我输入一个较小的差分电压（几十μV左右）时，比较器输出出错。

检查发现preamp工作正常，出问题的在第二级latch上。

经过调参后发现增加正反馈管子的大小能够降低这个“失调”。

仿真中产生了几点疑问想请教论坛的各位巨佬：

1. 请问这个“失调”的来源是什么？
2. 为什么可以通过增加正反馈管子的大小减小“失调”？
3. 还有其他解决这个“失调”的办法吗？
4. 我需要在设计中考虑这个“失调”的影响吗？

spartan313

假设你是10-bit ADC, 你这个比较器需要多少可以满足你的要求，你说的几十μV ， 应该是accuracy ，不是offset