是否有工具支持将可综合systemverilog直接转为Verilog？

hellcer · 发表于 2022-7-21 14:13:52

systemverilog完全按照可综合方式写成，vcs和DC均无问题。
github上有一个开源的sv2v，一直是0.9版本，我要转换的项目很复杂，一堆interface、package，用那玩意没什么信心
有没有成熟的商业软件有这个功能呢？

hellcer · 发表于 2022-7-21 14:26:37

顶一下

hellcer · 发表于 2022-7-21 16:19:32

求助求助~~

wangfengzhou001 · 发表于 2022-7-21 18:31:07

为啥开源没有信心，商用的很多都是开源衍生品。

轩辕志瑜 · 发表于 2022-7-22 01:49:35

S家和C家的工具是可以用systemverilog综合出网表的为啥还要转成verilog?

轩辕志瑜 · 发表于 2022-7-22 01:54:04

本帖最后由轩辕志瑜于 2022-7-22 01:59 编辑

这个项目是否用过 https://github.com/fukatani/systemverilog2verilog你也可以找一些 systemverilog 和 verilog都能用的中间语言项目,先把systemverilog转成中间语言然后再把中间语言转成verilog

[求助] 是否有工具支持将可综合systemverilog直接转为Verilog？

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