SystemVerilog Interface 的复杂应用问题

ICBat-Lancelot

  各位IC大佬们好，         我在学习SystemVerilog的过程中遇到了一个关于Interface的复杂应用的问题，具体如下：
         定义Interface 是创建了一些task,  同时定义modport 描述了不同cell的方向。但是，
          1. 如果在modport对应的Module当中调用 Interface中的task会报错，其中提示task没有在modport当中定义。
          2. 我的两个模块当中都要 对interface的Output wor status进行赋值，在仿真阶段均报错
            

         以下为我的代码，请各位大佬指导一下小弟！