针对PLL的项目，面试时会问什么问题呢

MikuFY · 发表于 2022-7-1 23:55:39

您需要登录才可以下载或查看，没有账号？注册

x

搭建了一个80MHZ PLL的项目，使用55nm的工艺，使用的是亚采样锁相环的结构，输入10MHZ，输出80MHZ，RMS扰动2.4ps，1MH下相位噪声为-132dBC,面试官一般会问什么问题呢？由于本人基本是按照别人论文搭建的，很多地方都不是很明白，希望大家能问一问面试问题，让我有个心理准备。

kswlymqq · 发表于 2022-7-2 08:24:11

你这是啥项目呀？大作业吗？55nm才输出80MHz，也就是学生练手吧。

hustjzr · 发表于 2022-7-2 12:59:35

可以分享一下参考的论文吗

MikuFY · 发表于 2022-7-2 13:40:41

kswlymqq 发表于 2022-7-2 08:24
你这是啥项目呀？大作业吗？55nm才输出80MHz，也就是学生练手吧。

我是做PDK的，这个55nm的PDK大部分是我做的，项目搭建是为了测试一下我的PDK顺便看看能不能转行

MikuFY · 发表于 2022-7-2 13:43:23

主要参考的论文

kswlymqq · 发表于 2022-7-2 23:38:12

MikuFY 发表于 2022-7-2 13:43
主要参考的论文

呃，别的就不说了，这论文最后流片结果都没回来，根本不保熟啊

。不过做后仿真是足够了

MikuFY · 发表于 2022-7-3 21:46:05

kswlymqq 发表于 2022-7-2 23:38
呃，别的就不说了，这论文最后流片结果都没回来，根本不保熟啊。不过做后仿真是足够了
...

不觉得这个CP的结构很好吗，电流失配小和锁定电压范围大

wpbuaa · 发表于 2022-7-4 09:31:03

把传统pll和sspll的原理讲明白就可以了

icroad · 发表于 2022-7-5 20:19:33

MikuFY 发表于 2022-7-2 13:43
主要参考的论文

多谢分享

[求助] 针对PLL的项目，面试时会问什么问题呢