占空比

Yury_Sun · 发表于 2022-6-30 17:06:37

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想请教大家，这个电路如何将信号占空比维持在50%的？

tang66521 · 发表于 2022-6-30 17:16:27

你是不是有什么误解，这是保证相位差的，不是占空比

Yury_Sun · 发表于 2022-6-30 18:03:11

tang66521 发表于 2022-6-30 17:16
你是不是有什么误解，这是保证相位差的，不是占空比

这是原话，可能是我理解偏了

上官轩晖 · 发表于 2022-6-30 18:07:32

经常见到这种电路结构，特别是ADC的时钟里，但是还没见到过分析这种电路的文章

Yury_Sun · 发表于 2022-6-30 18:21:02

上官轩晖发表于 2022-6-30 18:07
经常见到这种电路结构，特别是ADC的时钟里，但是还没见到过分析这种电路的文章 ...

PLL里也有，问了几个人，解释的我也没太懂，基础太差了

tang66521 · 发表于 2022-6-30 21:29:17

就是增加CLK_0B和CLK_180B这两点的建立时间(摆率)，能避免反相器的延时导致CLK_0B和CLK_180B相位差，保证CLK_0B和CLK_180B的相位差在180度。通常是在链路比较长的地方使用

Yury_Sun · 发表于 2022-7-1 09:16:43

tang66521 发表于 2022-6-30 21:29
就是增加CLK_0B和CLK_180B这两点的建立时间(摆率)，能避免反相器的延时导致CLK_0B和CLK_180B相位差，保证CL ...

和文章里说的能获得50%duty cycle是一个意思吗

lynker · 发表于 2022-7-1 09:49:44

保证数字差分信号相差的，也就是瞬态两信号的上升沿和下降沿在VDD/2附近处交汇

y23angchen · 发表于 2022-7-1 11:22:04

跟着楼主学习下模拟

xbwpc · 发表于 2022-7-1 11:35:09

把中间两个inv拆开看，其实就是P和N管各一对cross-couple，提供正反馈，减小输入信号间相位失配对输出的影响。

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