计数器的DC综合出现了问题

北风1号

我想通过DC来综合出一个那种简单的计数器，verilog代码如图一。我目标的电路结构图如图二（就是那种14个DFF的串联）。但是我综合出来的电路总是多了一些零零碎碎的东西（如图三），请问各位我该怎么去更改他呢？

ashish

module dff (input      clk,
            input      rstn,
            input      d,
            output reg q,
            output     qn);  
   always @ (posedge clk or negedge rstn)  
     if (!rstn)  
       q <= 0;  
     else  
       q <= d;  
  
   assign qn = ~q;  
endmodule  

module Pixel_Digital_counter14b(lastcnt,counter_clear,q);
   input lastcnt;
   input counter_clear;
   output [13:0] q;

   wire [13:0] qn;
   generate
      genvar  i;
      for (i=0; i<14;i=i+1)
        if (i==0)
          dff dff_i ( .clk (lastcnt),  
                      .rstn (counter_clear),
                      .d (qn[i]),   
                      .q (q[i]),  
                      .qn (qn[i]));
        else
          dff dff_i ( .clk (qn[i-1]),  
                      .rstn (counter_clear),
                      .d (qn[i]),   
                      .q (q[i]),  
                      .qn (qn[i]));
   endgenerate
endmodule

navylin1

你要的ripple counter， 你的代码写的是binary counter
如果你真的想要ripple counter，你应该能有上一个bit来做下一个bit的clock。

songzijian87

楼上正解，出问题不要怀疑工具，先反思一下自己
你想的电路和你写的电路都不一样

北风1号

songzijian87 发表于 2022-6-28 15:24
楼上正解，出问题不要怀疑工具，先反思一下自己
你想的电路和你写的电路都不一样

嗯嗯好的 我是对DC没那么熟可能，我以为可以通过设置constraint来去除这些东西。原来是代码就错了。

北风1号

navylin1 发表于 2022-6-28 14:55
你要的ripple counter， 你的代码写的是binary counter
如果你真的想要ripple counter，你应该能有上一个bi ...

好 我顺着您说的 再去试试 谢谢您

ashish

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1. module dff (input      clk,
   
2.             input      rstn,
   
3.             input      d,
   
4.             output reg q,
   
5.             output     qn);  
   
6.    always @ (posedge clk or negedge rstn)  
   
7.      if (!rstn)  
   
8.        q <= 0;  
   
9.      else  
   
10.        q <= d;  
    
11.   
    
12.    assign qn = ~q;  
    
13. endmodule  
    
14. 
    
15. 
    
16. module Pixel_Digital_counter14b(lastcnt,counter_clear,q);
    
17.    input lastcnt;
    
18.    input counter_clear;
    
19.    output [13:0] q;
    
20. 
    
21. 
    
22.    wire [13:0] qn;
    
23.    generate
    
24.       genvar  i;
    
25.       for (i=0; i<14;i=i+1)
    
26.         if (i==0)
    
27.           dff dff_i ( .clk (lastcnt),  
    
28.                       .rstn (counter_clear),
    
29.                       .d (qn<i>),    </i><i>
    
30.                       .q (q<i>),  </i><i>
    
31.                       .qn (qn<i>));</i><i>
    
32.         else
    
33.           dff dff_i ( .clk (qn[i-1]),  
    
34.                       .rstn (counter_clear),
    
35.                       .d (qn<i>),    </i><i>
    
36.                       .q (q<i>),  </i><i>
    
37.                       .qn (qn<i>));</i><i>
    
38.    endgenerate
    
39. endmodule
    
40. </i></i></i></i></i></i>
    

复制代码

ashish

module dff (input      clk,
            input      rstn,
            input      d,
            output reg q,
            output     qn);  
   always @ (posedge clk or negedge rstn)  
     if (!rstn)  
       q <= 0;  
     else  
       q <= d;  
  
   assign qn = ~q;  
endmodule  

module Pixel_Digital_counter14b(lastcnt,counter_clear,q);
   input lastcnt;
   input counter_clear;
   output [13:0] q;

   wire [13:0] qn;
   generate
      genvar  i;
      for (i=0; i<14;i=i+1)
        if (i==0)
          dff dff_i ( .clk (lastcnt),  
                      .rstn (counter_clear),
                      .d (qn[i]),   
                      .q (q[i]),  
                      .qn (qn[i]));
        else
          dff dff_i ( .clk (qn[i-1]),  
                      .rstn (counter_clear),
                      .d (qn[i]),   
                      .q (q[i]),  
                      .qn (qn[i]));
   endgenerate
endmodule

北风1号

ashish 发表于 2022-6-28 16:30
module dff (input      clk,
            input      rstn,
            input      d,

哇塞 谢谢您 太麻烦您了（Thank you so much indeed!!!）

夏尔